1．cpld设计
　　本设计有vhdl和verilog两种描述，cpld首先译码系统命令，然后产生对nand flash的相应操作。cpld主要完成以下4个任务。
　　(1)解码读/写地址总线。
　　(2)解释地址总线命令。
　　(3)产生nand flash控制信号。
　　(4)监控ry/by＃。
　　cpld解码地址线上的ooh～0fh，然后操作不同地址对应的端口，产生相应的nand flash控制输出。端口地址及其功能描述见如表。

　　如表 cpld端口地址及其功能描述

　　如图所示为cpld实现框图，所有端口都是在cb＃有效时通过地址译码产生的。说明如下。

　　如图 cpld实现框图

　　(1)ale_sig进程：写port2置ale为高，写port3置ale为低。
　　(2)sen_sig进程：写port4置se＃低，写port5置se＃为高。
　　(3)outce-sig进程：写port8置ce＃为低，写port9置ce＃为高。
　　(4)wpn sig进程：写port6置wp＃为低，写port7置wp＃为高。
　　(5)ready_sig进程：ry/by＃通过flash的ready信号决定，否则为三态。
　　(6)任何访问port1的操作都会使cle有效。

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　　(7)读porto的操作时re＃有效。
　　(8)写porto或port1时wr＃有效。
　　2．设计范例和实现
　　本设计可以在xc2c32a中实现，源代码及测试程序可从xilinx网站下载。