为理解旁路电容的必要性，用由图1所示的cmos逻辑电路构成的开关电路进行实验。

　　图1 用于实验电源旁路电容必要性的电路

　　可以认为cmos逻辑ic的消耗电力非常小，但这是在cmos在较低频率下动作时的说法。在高速时钟频率动作的电路中，如图2所示，消耗的电力与时钟频率成比例。目前高速cpu几乎都由cmos构成，所以消耗的电力也未必很小。

　　在图1的实验电路中，cm0s的负载电容cl＝1000pf，假设作为负载的功率mosfet的门驱动。

　　一般的逻辑电路中的负载为低电容。但是，即使对应逻辑1个单元，也具有数pf的输入电容，不能轻视。

　　在实验电路的＋5v的电源线路上，为使电源低阻抗，将c1＝470μf的铝电解质电容和约在10mhz处具有共振频率的叠层陶瓷电容c2＝0.1μf并联连接。

　　在印制电路板上，板型和配线的电感成分l是重要的要素。这里，特别附加φ0.4mm，长度5cm的电镀线，并用示波器的电流探测器夹紧，用于测定电流波形。

　　图2 cmos逻辑ic的动作频率和消耗电流的变化

　　cmos的负载电容cl上流过的电流，如图3所示，当out＝“h”电平时，电流ip由p沟道mos管供给，当out＝“l”电平时，在n沟道mos管上引入电流in。电流探测器只观测ip。

　　图2是观测74hc04的输出波形ch1。因cl＝1000pf，所以不能快速上升。即在此实验中使用的cmos ic 74hc04的输出电流很小，要得到大的输出电流，需将逻辑电路3电路并联。这种电路的并联连接，只能实现在同一封装内的元件间。

　　ch2是用电流探测器观测的在74 hc04的vdd端子上流过的电流波形。这里，流过约140ma的峰值电流，并且作为负载电容c，的充电电流。对应输出电压的上升，ip流过的初始时间约有20ns的延迟，是电流探测器所具有的延迟时间。电源电流的通电时间约为50ns，这个时间与负载容量c，的大小、逻辑ic的输出电流能力、配线电感l的大小有关。

　　图3是vdd端子的电压下降波形。当out＝“h”电平时，瞬间约下降1.5v。这个脉冲幅度是极为狭小的波形，含有很多高频成分的噪声频谱。

　　图3 cmos输出电流

　　图4 中74hc04的电源端子波形和电源电流波形(f＝4mhz，cl＝iooopf,配线长＝5cm)

　　整理ic电路中安装电源旁路电容的作用和目的，有如下几点：

　　1:抑制由电源线路中的电感成分形成的阻抗的上升；

　　2:瞬时供给电源端子上流过的电流；

　　3:作为效果，降低电源线路上的噪声。

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