同步时钟系统是同步设备中实现同步通信的核心，因此，要实现数字同步网的设备同步就要求同步时钟系统一方面要能提供精确的定时同步，另一方面还要能方便实现网络管理中心对同步时钟的管理。本文详细介绍了利用嵌入式微控制器ｍｓｐ４３０单片机和数字锁相环（ｄｐｌｌ）来实现嵌入式同步时钟系统的方案和设计实例。

　　系统总体结构

　　同步设备的同步时钟系统要求能达到３级时钟标准，可使用从ｓｄｈ网络上提取的时钟或外部时钟源来作为同步的基准时钟信号，同时也可以通过时钟模块自振来产生时钟信号。产生的这些同步时钟信号为同步设备进行ｓｄｈ传输和为设备各单板提供同步时钟源，同时同步时钟系统还要能够通过以太网口和网管通信，从而实现对同步时钟系统的网络管理。为了使时钟系统能稳定可靠地工作，通常还要求有两块时钟板同时在线，一块处于正常工作状态，另一块则处于热备份工作状态。随时可以　进行时钟的无缝切换。

　　在功能上，本系统可以分为ｉ／ｏ接口模块、时钟定时模块和控制通信模块三部分。系统结构如图１所示。

　　图１　嵌入式同步时钟系统结构图

　　ｉ／ｏ接口模块

　　本模块由时标选择和分频控制驱动两部分组成。时标选择部分主要完成对外部输入时钟信号的缓冲、解码，通过单片机选择其中的一路输入产生ｄｐｌｌ的参考时标。该系统可支持２路ｓｄｈ上传输的１９４４０ｋｈｚ信号输入和２路ｇ．７０３标准的２０４８ｋｈｚ或２０４８ｋｂｐｓ的信号（支持７５ｗ和１２０ｗ两种阻抗比配方式）。

　　分频控制驱动部分对ｄｐｌｌ给出的信号进行分频，形成１９．４４ｍｈｚ和６．４８ｍｈｚ信号，根据主／备用信号控制输出。最后由驱动电路形成８路１９．４４ｍｈｚ和１０路６．４８ｍｈｚ的输出信号送交同步设备各单板。

　　时钟定时模块

　　ｄｐｌｌ完成时钟定时模块的核心功能。ｄｐｌｌ利用外来的时标信号，使其处于跟踪方式工作；同时也可利用单片机将控制信号送到其内部，使其运行在保持或自由振荡方式。ｄｐｌｌ在工作的同时又给出自身的工作状态，如跟踪、保持、自由振荡、失锁、失效、丢失外标信号等情况报告，通过将这些信息送交单片机再上报给网管系统来实现对时钟系统的监控。

　　控制通信模块

　　此模块包括单片机和以太网接口模块两部分，主要完成主备时钟板间的通信、监控并上报时钟工作状态、接收并执行网管下发的指令。通过以太网接口和网管通信，将网管下发的指令处理后分发给各时钟模块，同时再把从时钟模块收集来的信息上报给网管。

　　系统的设计实现

　　ｉ／ｏ接口模块

　　首先，外部输入时钟信号经过输入缓冲／解码器进行缓冲和解码后变成标准ｔｔｌ／ｃｍｏｓ电平再送交ｃｐｌｄ处理。当ｃｐｌｄ收到时钟输入信号时通过单片机送来的选择信号使能一路时标输入信号，并通过分频处理输出到ｄｐｌｌ。最后，ｄｐｌｌ产生的同步时钟信号通过输出驱动器生成多路需要的输出信号送到同步设备各单板。其设计原理图如图２所示。

　　图２　ｉ／ｏ接口模块设计原理图

　　输入解码器通过专用的商用芯片来实现对符合ｉｔｕ－ｔ　ｇ．７０３接口的２ｍｂｐｓ时钟信号源进行解码和对符合ｉｔｕ－ｔ　ｇ．７０３接口的２ｍｈｚ时钟源信号和１９．４４ｍｈｚ时钟源信号

　　进行缓冲，给下一级输出标准ｔｔｌ／ｃｍｏｓ兼容的信号。输出驱动器也采用专用的商用时钟驱动芯片将同步时钟产生的ｇ．８１３标准的时钟信号输出给同步设备的各单板使用。

　　对于两路２．０４８ｍ和两路１９．４４ｍ信号的输入，在ｃｐｌｄ内部构建三个二选一的多路选择器来选择其中一路信号使能输入。这三个多路选择器的选择使能信号存储在一个寄存器中，通过向其中写入不同的值来使能选择相应的一路输入信号。再构建分频电路对选出的信号进行分频，从而产生时标信号输出到ｄｐｌｌ的时标信号输入端。

　　时钟定时模块

　　考虑到设计的精度与复杂性，此模块利用现有的时钟定时单元来构建ｄｐｌｌ，使设计的周期大大缩短，稳定性得到保证。该模块采用ｊｗｆ０２时钟模块，它是一独立元件，使用方便。它能自适应８ｋ、２０４８ｋ／１５４４ｋ、１０ｍ、１９．４４ｍｈｚ四种参考时标输入；同时可支持以１ｋｈｚ的步长从１ｋｈｚ到２０ｍｈｚ的用户编程输入参考时标；用户可以选择８ｋ／２０４８ｋｈｚ或３８．８８ｍｈｚ／１９．４４ｍｈｚ输出。ｊｗｆ０２时钟模块串口和单片机的串口相连，接收传送来的时钟调节指令；时钟输入脚接由ｉ／ｏ接口模块选择的时标信号；时钟输出端口将产生的同步时钟传送