1 设计思路

　　随着实时数字信号处理技术的发展，arm、dsp和fpga体系结构成为3g移动终端实现的主要方式。本文的设计通过arm对目标及环境进行建模、运算，生成网络协议仿真数据库，应用dsp进行数据调度、运算和处理，最后形成所需的调幅、调相、调频等控制字，通过fpga控制收发器芯片产生射频模拟信号。利用数字芯片之间的通用性，arm与dsp间的通信，不仅能实时处理接收和发送的数据，还可以适应不同移动网络的具体要求，同时方便加载新的程序。fpga数字频率合成技术以其在频率捷变速度、相位连续性、相对带宽、高分辨率以及集成化等方面的优异性能，为 3g移动终端射频信号模拟的实现方式提供了选择。

　　2 硬件实现

　　本系统主要部分是arm主控模块、dsp实时数据处理模块和fpga信号生成模块。arm主控模块实现物理层与协议栈的通信，接收高层的指令，执行相应的任务。如协议栈需要在某些子帧中的某个或几个上行时隙发送数据到核心网，在某些子帧中的某个或几个下行时隙接收核心网的数据，这时把所有的指令和数据都存放在同步动态随机存储器(sdram)中，然后通知dsp去执行。dsp实时数据处理模块得到数据和命令后，首先处理发送数据，对数据进行信道编码调制、crc附着、交织、扩频调制等，然后处理接收数据，如信道估计、去干扰、crc校验、信道解码、解扩、唯特比解码等。fpga为信号生成模块，管理26 m时钟，进行分频的任务，控制模拟基带(abb)的自动发送功率控制(apc)、自动接收增益控制(agc)、自动频率控制(afc)等，同时也实时控制射频(rf)的工作。当dsp中的一些算法非常稳定后，可以用fpga来实现这些算法，减少dsp的处理负担。其硬件电路如图1所示。

　　2.1 接口

　　arm与dsp的数据交换是通过双口随机存储器(ram)来实现的，即图1中的sdram，起到上下行控制命令、参数和数据等缓存和交换的作用。这里收发双口ram数据线的位数大小为16 bit， sdram 存储大小为128 m。硬件中断信号线8(int8)与硬件中断信号线9(int9)每5 ms相互产生一次，等于td-scdma空口信号的子帧中断，同时也可以作为arm与dsp的控制命令、响应来实现arm与dsp之间的通信。

　　fpga的主要的接口有data_out[15:0]接口，与数模转换器(a/d)接口和与rf接口。

　　data_out[15:0]接口用来输出fpga运算的结果，与dsp的数据总线挂接在一起，在fpga内部设置一个三态门，开门信号就是 fpga的片选信号ce。当ce不选通的时候，三态门输出为高阻状态，不会影响dsp的数据总线。在每一个样点间隔的时间内，fpga运算出相关值的实部和虚部，将它们分别锁存在4个16 bit的锁存器中，并将与dsp相连的data_ready信号置高电平，表示数据已经准备好。dsp检测到data_ready为高后会进行读操作，用地址总线的高几位产生出片选信号将fpga选通，通过地址总线的低两位a0、a1来选择4个锁存器的其中一个，依次读取实部和虚部两个32位数的高16位和低16位。fpga内部会对dsp的读操作计数，确认数据分4次读出后，则将data_ready置低，直到下一次运算完毕后再抬高。fpga的频率、相位和幅度控制字的设置和控制信号的产生由tms320c5510完成，fpga可以看作是异步存储设备与tms320c5510的外存储器接口 (emif)相连，emif采用32 bit总线。

　　与数模转换器(a/d)接口的a/d一端连接abb，另一端连接fpga，传输要发送的数据和移动网络接收的数据。在与a/d的接口部分中，有 3个输入端rif、ps和clk。rif用来串行输入a/d转换来的样点值;ps为帧同步信号，它在输入到fpga后用来驱动fpga内部的总体控制模块;clock为移位时钟，它控制a/d与fpga之间数据串行传输的移位。

　　与rf接口主要是用来控制发送和接收rf芯片工作。

　　2.2 主控模块

　　主控模块负责控制和协调各种工作，arm采用ti公司生产的开放式多媒体应用平台(omap)微处理器，通过集成锁相环倍频系统主频可以达到 66 mhz，最大外部存储空间可达256 mb，片上资源丰富，外围控制能力强性价比高。由它控制dsp模块接收网络发送的命令及参数，实现无线自由的协议通信。

　　2.3 实时数据处理模块

　　实时数据处理模块[1]通过共享内存与arm实现发送的命令、传输参数和数据，根据设定的移动终端工作状态，如cell search、随机接入过程(ra)、专用控制信道(dcch)，及目标、环境的实时动态计算fpga的控制字。同时也通过共享内存上报从网络接收的数据和信息传输给arm;通过锁存器向处理板提供控衰减控制信号实现睡眠，来达到省电。dsp采用ti公司c5000系列中的tms320c5510，系统时钟达600 mhz，数据处理速率可以达到4 800 mips。提供32/16 bit主机口，具有两个独立的外部存储器接口，其中emif支持64 bit总线宽度。

　　2.4 fpga模块设计

　　本文的设计采用stratix系列芯片，内嵌多达10 mbit的3种ram块：512 bit容量的小型ram、4 kb容量的标准ram、512 kb的大容量ram。fpga模块具有true_lvds电路