vcs
vcs是编译型verilog模拟器，它完全支持ovi标准的verilog hdl语言、pli和sdf。vcs具有目前行业中最高的模拟性能，其出色的内存管理能力足以支持千万门级的asic设计，而其模拟精度也完全满足深亚微米asic sign-off的要求。vcs结合了节拍式算法和事件驱动算法，具有高性能、大规模和高精度的特点，适用于从行为级、rtl到sign-off等各个阶段。vcs已经将covermeter中所有的覆盖率测试功能集成，并提供veralite、cyclec等智能验证方法。vcs和scirocco也支持混合语言仿真。vcs和scirocco都集成了virsim图形用户界面，它提供了对模拟结果的交互和后处理分析。

vera
vera验证系统满足了验证的需要，允许高效、智能、高层次的功能验证。vera验证系统已被sun、nec、cisco等公司广泛使用以验证其实际的产品，从单片asic到多片asic组成的计算机和网络系统，从定制、半定制电路到高复杂度的微处理器。vera验证系统的基本思想是产生灵活的并能自我检查的测试向量，然后将其结合到test-bench中以尽可能充分测试所设计的电路。vera验证系统适用于功能验证的各个层次，它具有以下特点：与设计环境的紧密集成、
启发式及全随机测试、数据及协议建模、功能代码覆盖率分析。

synopsys公司刚刚推出了新的混合形式验证工具magellan。magellan将新的高性能形式工具引擎和内置vcs仿真工具引擎的强大能力相结合，以帮助工程师，发现可能掩藏于设计深层的需要仿真几千个周期才能发现的设计错误。magellan独特的混合型结构的设计考虑，是为了处理数百万门级的设计和提供排除了会产生不利影响的误报之后的确定性结果。新增的magellan通过实现层次化验证（一种可以使设计的设定和断言功能重复使用的强大的可验证设计技术），加强了synopsys 的discovery?验证平台的能力。magellan支持用verilog 和vhdl所做的设计，并被构建成符合正在成熟的systemverilog标准的工具。
magellan的混合型结构使得这一工具能够在大规模的数百万门级设计中应用形式验证技术。这一结构独特地将vcs达到设计深层的能力和形式验证引擎进行高级数学分析的能力相结合，来进行寻找设计错误的工作。将magellan内置的vcs和形式验证引擎相互适应地和明确地彼此利用，使得设计者能够发现可能掩藏于深层设计需要几千个仿真周期才能发现的情况复杂的设计错误，从而节省了时间并减少了反复次数。
magellan通过排除会产生不利影响的误报并发送确定性结果，进一步提升验证能力。与传统的寄存器转换级（register transfer level ，rtl）形式验证工具不同的是，magellan帮助确保通过使用其内置的vcs引擎对其形式工具引擎所发现的特性违反进行验证，使这些特性违反在被报告之前，能够在真实仿真环境中被复制。
新增了magellan之后，现在synopsys的discovery 验证平台实现了层次化验证，这是强大的dfv（可验证设计）技术，其中通过vcs 和vera将模块级设定和断言作为芯片级监控手段自动地重复使用。这一在统一验证平台下进行层次化验证的能力，确保了设计设定的彻底验证，同时提升了设计者的整体验证能力和水平。

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synopsys工具介绍（二）

1． leda
leda?是可编程的语法和设计规范检查工具，它能够对全芯片的vhdl和verilog描述、或者两者混合描述进行检查，加速soc的设计流程。 leda预先将ieee可综合规范、可仿真规范、可测性规范和设计服用规范集成，提高设计者分析代码的能力。


3．scirocco
scirocco是迄今为止性能最好的vhdl模拟器，并且是市场上唯一为soc验证度身定制的模拟工具。它与vcs一样采用了革命性的模拟技术，即在同一个模拟器中把节拍式模拟技术与事件驱动的模拟技术结合起来。scirocco的高度优化的vhdl编译器能产生有效减少所需内存，大大加快了验证的速度，并能够在一台工作站上模拟千万门级电路。这一性能对要进行整个系统验证的设计者来说非常重要。


5. physical compiler
physical compiler?解决0.18微米以下工艺技术的ic设计环境，是synopsys物理综合流程的最基本的模块，它将综合、布局、布线集成于一体，让rtl设计者可以在最短的时间内得到性能最高的电路。 通过集成综合算法、布局算法和布线算法。在rtl到gds ii的设计流程中，physical compiler向设计者提供了可以确保即使是最复杂的ic设计的性能预估性和时序收敛性。

6. clocktree compiler
clocktree compiler是嵌入于physical compiler的工具，它帮助设计者解决深亚微米ic设计中时钟树的时序问题。它不仅能够简化设计流程，而且可以极大的提高时钟树的质量：对于插入延时有5％－20％的改进，对时钟偏移有5％－10％的改进。

7. dc-expert
dc得到全球60多个半导体厂商、380多个工艺库的支持。据最新