用Aldec公司的HES系统快速实现各类IC设计的高级硬件加速仿真
发布时间:2007/8/15 0:00:00 访问次数:986
在FPGA和ASIC(包括SoC)等IC产品设计开发过程中，芯片烧写定型(FPGA产品)或者Tape-Out (ASIC产品)之前的系统集成测试阶段一般都会进行硬件加速仿真。硬件加速仿真的目的是利用物理硬件高速运行的特点消除软件仿真器导致的仿真性能瓶颈，使得系统仿真的速度得到成千上万倍的提高。
硬件加速仿真拥有软件仿真所不具有的高速特性，因为采用硬件的方式实现验证对象，其仿真运行速度接近最终产品的现实速度。虽然硬件加速仿真方法具有高速的特性，但却是以降低调试能力为代价的，如何在高速仿真下提供更强的调试能力成为硬件加速仿真方法所关注的焦点之一。
ASIC设计和SoC的硬件加速仿真面临了更多的挑战。并且ASIC和SoC产品的NRE(投片费)费用随着工艺的进步呈现高速的增长，一次失败的流片不仅仅导致产品上市时间的推迟也提高了产品的开发成本。这些挑战包括：
1． 如何把ASIC设计代码应用于基于FPGA的硬件加速电路板上？
2． 如何将大型设计划分到多颗FPGA芯片进行加速仿真？
3． 如何实现SoC的软/硬件加速协同验证？
4． 如何实现设计内部信号的调试？
5． 如何实现不依赖于HDL仿真器的C/C++/SystemC测试激励，以消除软件仿真器带来的性能瓶颈？
6． 如何实现GUI软件方式的交互调试平台？
Aldec公司的HES硬件仿真加速系统为上述问题提供了最佳的解决方案。HES系统能够自动地将ASIC设计代码中的门控时钟逻辑转换为FPGA设计中的时钟使能逻辑，能够自动地将ASIC设计中的存储器模型转换成FPGA片内或片外存储器。用户可以通过在计算机中插入多块带PCI接口的HES硬件加速板，并通过DVM(Design Verification Manager)工具自动地将大型设计划分到多颗FPGA芯片中去。在HES系统中，用户可以在RTL级或EDIF网表级指定需要追踪的设计内部信号，并由DVM自动完成相关的代码修改等工作。DVM还提供了丰富的API接口函数，屏蔽了硬件加速板的驱动问题，允许用户通过C/C++/SystemC代码直接控制和访问硬件仿真加速电路板，无须通过HDL软件仿真器提供测试激励；例如编写基于C的Testbench，编写用户自定义开发的GUI软件等。
对于SoC的硬件加速仿真，HES系统还提供了软件代码的调试能力。通过HES硬件加速板与ARM等处理器子板相连在硬件上实现SoC设计，然后通过ARM子板上的Emulator接口和计算机中的IDE软件调试器实现软件代码的调试能力。在软件代码调试的同时，用户还可以通过HDL仿真器或自定义开发的GUI应用软件实现硬件部分的仿真调试。
HES硬件仿真加速系统
在IC产品的设计开发过程中，大约有60%~90%的时间被用于设计的反复调试、仿真验证、原型验证以及硬件测试；提高验证工作的效率对缩短产品上市时间和满足日益复杂的设计验证需求起到至关重要的作用。软件仿真器的仿真速度提升空间有限，无法解决日益突出的设计规模越来越大和复杂而开发周期急剧缩短的矛盾，因此必须寻求一种新颖的和可行有效的方法。Aldec公司及时地推出了硬件仿真加速系统—HES (Hardware Embedded Simulation accelerator )。
硬件仿真加速系统(HES)采用了增量原型技术，在不同的设计验证阶段可以把用户设计中的模块以递增的方式移植到硬件中，随着用户设计中硬件移植比例的增加，仿真速度逐渐提升。以往在HDL软件仿真器中需要运行数天的验证工作在HES系统中只需要几分钟即可完成。HES系统针对ARM、MIPS等嵌入式系统及存储器设计有专门的解决方案，可以大大提高仿真验证速度及软硬件协同验证调试的灵活性。HES系统的使用非常简单，它不需额外的JTAG接口，电缆以及电源等，完全通过PCI总线接口实现和主计算机的通信。
HES系统中的硬件加速板采用PCI总线(支持32和64位PCI总线)在软件和硬件之间建立了连接，并且利用先进的技术解决了硬件和软件速度不一致的问题，保证了加速仿真的结果和实际结果完全一致。HES系统通过DVM(Design verification manager)工具把硬件模型和软件仿真器连接到一起，DVM可与任意软件仿真器组成强大的IC验证系统。HES硬件加速板通过子板(Daughter Board)接口实现级联，以满足大型系统的验证需求；HES硬件加速板还支持网络化的团队设计。HES的硬件加速板有多种不同型号，支持Xilinx和Altera多种FPGA器件，设计师可以根据设计规模等选择满足自己需要的HES硬件加速板。目前单块HES板最大可以支持1200万门的设计，多板级联可以对高达4800万门的设计进行验证。
针对于带有大量存储器的设计，HES提供了专门的解决方案。普通HES硬件加速板上带有128M bit的存储器，包括DDR、SDRAM、SSRAM、DPRAM等类型；只需通过DVM设置外部存储器(FPGA芯片以外)。针对用户的大容量存储器设计(大于128M bit)，Aldec公司提供了带有大容量存储器的HES硬件加速板，如提供256M bit存储器的HES1x2000板。用户也可以级联多块HES硬件加速板，增加对设计和存储器的加速仿真能力。除此之外，
在FPGA和ASIC(包括SoC)等IC产品设计开发过程中，芯片烧写定型(FPGA产品)或者Tape-Out (ASIC产品)之前的系统集成测试阶段一般都会进行硬件加速仿真。硬件加速仿真的目的是利用物理硬件高速运行的特点消除软件仿真器导致的仿真性能瓶颈，使得系统仿真的速度得到成千上万倍的提高。
硬件加速仿真拥有软件仿真所不具有的高速特性，因为采用硬件的方式实现验证对象，其仿真运行速度接近最终产品的现实速度。虽然硬件加速仿真方法具有高速的特性，但却是以降低调试能力为代价的，如何在高速仿真下提供更强的调试能力成为硬件加速仿真方法所关注的焦点之一。
ASIC设计和SoC的硬件加速仿真面临了更多的挑战。并且ASIC和SoC产品的NRE(投片费)费用随着工艺的进步呈现高速的增长，一次失败的流片不仅仅导致产品上市时间的推迟也提高了产品的开发成本。这些挑战包括：
1． 如何把ASIC设计代码应用于基于FPGA的硬件加速电路板上？
2． 如何将大型设计划分到多颗FPGA芯片进行加速仿真？
3． 如何实现SoC的软/硬件加速协同验证？
4． 如何实现设计内部信号的调试？
5． 如何实现不依赖于HDL仿真器的C/C++/SystemC测试激励，以消除软件仿真器带来的性能瓶颈？
6． 如何实现GUI软件方式的交互调试平台？
Aldec公司的HES硬件仿真加速系统为上述问题提供了最佳的解决方案。HES系统能够自动地将ASIC设计代码中的门控时钟逻辑转换为FPGA设计中的时钟使能逻辑，能够自动地将ASIC设计中的存储器模型转换成FPGA片内或片外存储器。用户可以通过在计算机中插入多块带PCI接口的HES硬件加速板，并通过DVM(Design Verification Manager)工具自动地将大型设计划分到多颗FPGA芯片中去。在HES系统中，用户可以在RTL级或EDIF网表级指定需要追踪的设计内部信号，并由DVM自动完成相关的代码修改等工作。DVM还提供了丰富的API接口函数，屏蔽了硬件加速板的驱动问题，允许用户通过C/C++/SystemC代码直接控制和访问硬件仿真加速电路板，无须通过HDL软件仿真器提供测试激励；例如编写基于C的Testbench，编写用户自定义开发的GUI软件等。
对于SoC的硬件加速仿真，HES系统还提供了软件代码的调试能力。通过HES硬件加速板与ARM等处理器子板相连在硬件上实现SoC设计，然后通过ARM子板上的Emulator接口和计算机中的IDE软件调试器实现软件代码的调试能力。在软件代码调试的同时，用户还可以通过HDL仿真器或自定义开发的GUI应用软件实现硬件部分的仿真调试。
HES硬件仿真加速系统
在IC产品的设计开发过程中，大约有60%~90%的时间被用于设计的反复调试、仿真验证、原型验证以及硬件测试；提高验证工作的效率对缩短产品上市时间和满足日益复杂的设计验证需求起到至关重要的作用。软件仿真器的仿真速度提升空间有限，无法解决日益突出的设计规模越来越大和复杂而开发周期急剧缩短的矛盾，因此必须寻求一种新颖的和可行有效的方法。Aldec公司及时地推出了硬件仿真加速系统—HES (Hardware Embedded Simulation accelerator )。
硬件仿真加速系统(HES)采用了增量原型技术，在不同的设计验证阶段可以把用户设计中的模块以递增的方式移植到硬件中，随着用户设计中硬件移植比例的增加，仿真速度逐渐提升。以往在HDL软件仿真器中需要运行数天的验证工作在HES系统中只需要几分钟即可完成。HES系统针对ARM、MIPS等嵌入式系统及存储器设计有专门的解决方案，可以大大提高仿真验证速度及软硬件协同验证调试的灵活性。HES系统的使用非常简单，它不需额外的JTAG接口，电缆以及电源等，完全通过PCI总线接口实现和主计算机的通信。
HES系统中的硬件加速板采用PCI总线(支持32和64位PCI总线)在软件和硬件之间建立了连接，并且利用先进的技术解决了硬件和软件速度不一致的问题，保证了加速仿真的结果和实际结果完全一致。HES系统通过DVM(Design verification manager)工具把硬件模型和软件仿真器连接到一起，DVM可与任意软件仿真器组成强大的IC验证系统。HES硬件加速板通过子板(Daughter Board)接口实现级联，以满足大型系统的验证需求；HES硬件加速板还支持网络化的团队设计。HES的硬件加速板有多种不同型号，支持Xilinx和Altera多种FPGA器件，设计师可以根据设计规模等选择满足自己需要的HES硬件加速板。目前单块HES板最大可以支持1200万门的设计，多板级联可以对高达4800万门的设计进行验证。
针对于带有大量存储器的设计，HES提供了专门的解决方案。普通HES硬件加速板上带有128M bit的存储器，包括DDR、SDRAM、SSRAM、DPRAM等类型；只需通过DVM设置外部存储器(FPGA芯片以外)。针对用户的大容量存储器设计(大于128M bit)，Aldec公司提供了带有大容量存储器的HES硬件加速板，如提供256M bit存储器的HES1x2000板。用户也可以级联多块HES硬件加速板，增加对设计和存储器的加速仿真能力。除此之外，
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