Temento Systems公司最新版本的DiaLite工具平台版，将它的基于特性的验证法则应用到复杂的FPGA和ASIC设计中，从而拓展了其特征集。这提高了系统行为验证和调试的效率，并且闭合了从原始设计规格说明到片上调试的环路。DiaLite 是一个验证工具， 它支持Accellera 发布的PSL（特性描述语言）格式。利用PSL，设计者们可以创建一系列布尔关系和中间表达式，从而描述正确的系统运算。DiaLite工具可以实现片上验证，并且可以将PSL描述的属性转换为硬件描述语言HDL(VHDL 或Verilog) ，以创建用于断言检查器（Assertion Checker，AC）验证单元的IP。
在合成之前，设计者可以将这些代码与描述该设计的HDL代码组合到一起。合成后，设计里会包括这个用来验证最初特性的IP块，该块可以在系统运行时快速完成验证功能。
 DiaLite可以融合到任何的HDL合成设计流程中，新的断言检查器像其它IP模块一样被嵌入到设计中。它同样可以使用由软件工具通过其它行业资源产生的正式验证特性。完成合成后，这个模块就成为了设计的一部分，而且布局布线工具会将它与其它的逻辑部分一起组合到FPGA或ASIC中。PSL支持强大的时序描述来验证同步信号的时序。在芯片调试中，同样的特性可以被用来检验复杂的、可能导致竞争冒险或异步事件发生的特定测试情况。设计者完成验证——尤其是完成了FPGA验证后——如果需要进一步压缩芯片面积，就可以重新合成没有AC IP块的HDL源代码。
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