tensilica推出turboxim快速功能仿真器，其比tensilica经过验证、周期级精确的iss(指令集仿真器)快40到80倍。tensilica同时推出可自动生成systemc模型以匹配xtensa可配置处理器和钻石系列标准处理器所有可能配置的新内核。这个新产品显著加速了利用一个或多个xtensa可配置处理器ip核或钻石系列标准处理器ip核进行soc设计的esl(嵌入式系统级)设计和架构研究。

　　用于快速功能仿真的turboxim

　　本款新型turboxim快速功能仿真器可对xtensa或者钻石系列标准处理器ip核的指令集进行仿真。通过采用本征代码编译技术，取得比标准iss(指令集仿真器)快40到80倍的速度。turboxim仿真器对于高度迭代的代码(例如一个矩阵乘法dsp核)，其最高性能为每秒超过1亿8千百万周期，对典型的xtensa或者钻石系列标准处理器上的复杂代码，可保持每秒5千万的仿真周期，甚至可每秒2千5百万周期进行更复杂的仿真，如在vliw(超长指令字)音频dsp处理器配置上进行一个aac(高级音频编码)音频解码器的仿真。(注：本处列举的仿真器速度指在一台具有一颗3ghzopteron256处理器的linux工作站上运行单核仿真速度。)这使得soc设计工程师和软件开发工程师对xtensa和钻石系列标准处理器ip核的软件进行仿真时速度近似于其运行在fpga原型机或模拟环境中的速度，或者近似于处理器在实际soc中运行时的速度。

　　turboxim对软件开发和功能验证来说相当有用。当一个soc设计工程师拥有xtensa或者钻石系列标准处理器ip核的xtsc或者xtmp模型(如下)时，他能够建立一个全芯片的系统模型，并执行快速的功能仿真，同时可提供一个非常高效的软件开发环境。

　　tensilica期望大多数客户也采用turboxim和它的iss进行混合仿真。在混合仿真中，应用开发工程师可利用任意一种仿真器对同一应用的不同部分进行仿真，并可以在其间动态地进行切换。这使设计工程师可以搜集到完整应用的统计分析信息，或该应用最重要部分的详细分析信息。

　　xtsc：自动的systemc模型生成器

　　tensilica公司的xtsc(xtensasystemc)systemc2.1模型同时支持钻石系列处理器ip核和工程师定义的xtensa处理器ip核的配置，包括所有工程师定义的定制部分。tensilica公司的xtensa处理器生成器根据xtensa7和xtensalx2处理器ip核的每一种配置自动的生成xtsc模型。tensilica公司提供的这种自动化机制增加了设计工程师在创造特定的xtensa处理器配置时的自由度，这些配置被优化以适应不同的任务需要。

　　tensilica公司的systemc模型可被用于tensilica公司的标准周期精确的指令集仿真器(iss)或者turboxim快速功能仿真器。由于systemc是一种新兴的行业标准，在soc设计的设计流程早期，tensilica公司的客户可利用由systemc咨询公司和eda提供商组成的一个大的正在增长的第三方生态系统来建立设计模型。

　　tensilica公司继续提供其专有的xtmp(xtensa建模协议)系统级建模环境给那些希望有一个灵活且功能强大然而相对简单的基于c的建模环境来进行高层系统设计的设计工程师们。xtmp提供了一个真实的多核环境，包括本地和系统存储器的存储器建模。xtmp提供各种各样实现、控制和显示系统仿真结果的选项来对多核、存储器以及用户自定义器件进行配置。(注：systemc是一种基于c++的建模环境。xtmp为用户提供一种传统的ansic接口api。)

　　多处理器ip核设计的改进

　　为进一步提高软件开发工程师进行多处理器ip核soc设计的效率，tensilica公司进行其他改进。tensilica的xtensaxplorer?集成开发环境已集成一项改进的多处理器ip核调试功能，令soc设计工程师在同一个调试环境中既可对多核设计的xtmp和xtsc仿真进行调试，还可对soc硬件本身进行调试。该调试器可处理基于周期精确的iss和快速功能turboxim仿真器的各种仿真。甚至，这个改进的多核调试工具可完美实现多核系统硬件的同步调试。这意味着一位开发工程师可选择中断(停止)每一个处理器的执行程序或者同时暂停所有处理器中的执行程序。