在实际应用时verilog在许多方面强于vhdl：
verilog代码短于vhdl，综合结果 规模小于vhdl。
verilog易学、易用，学习周期短
verilog贴近硬件，尤其在asic设计方面verilog能描述最低层的结构，vhdl则不能。
vhdl更依赖于综合器的综合能力，而现阶段的综合器还没到达某个层次。
verilog的库支持更好，它本身来至企业标准；vhdl的综合与仿真库往往需要其他语言基础之上。
verilog的仿真在大多数层次（不包括system level）强于vhdl，verilog最初是为数字电路仿真设计的。
在企业界，尤其在ic design领域，verilog使用多于vhdl（如在美国西部）

在主观上，作为一个设计人员，你乐意为声明一个signal写长长的一串"std_logic_vector(7 downto 0)"吗？（当然你的经理乐意你这么写，反正在一个项目中不是他为你写上上百、上千甚至上万的各式声明）

结论：
教学vhdl可以
设计verilog较好