随着电子技术的发展，现场可编程门阵列 fpga和复杂可编程逻辑器件cpld的出现，使得电子系统的设计者利用与器件相应的电子cad软件，在实验室里就可以设计自己的专用集成电路asic器件。这种可编程asic不仅使设计的产品达到小型化、集成化和高可靠性，而且器件具有用户可编程特性，大大缩短了设计周期，减少了设计费用，降低了设计风险。目前数字系统的设计可以直接面向用户需求，根据系统的行为和功能要求，自上至下地逐层完成相应的描述﹑综合﹑优化﹑仿真与验证，直到生成器件，实现电子设计自动化。其中电子设计自动化（eda）的关键技术之一就是可以用硬件描述语言（hdl）来描述硬件电路。 vhdl是用来描述从抽象到具体级别硬件的工业标准语言，它是由美国国防部在80年代开发的hdl,现在已成为ieee承认的标准硬件描述语言。vhdl支持硬件的设计、验证、综合和测试，以及硬件设计数据的交换、维护、修改和硬件的实现，具有描述能力强、生命周期长、支持大规模设计的分解和已有设计的再利用等优点。利用vhdl这些优点和先进的eda工具，根据具体的实际要求，我们可以自己来设计串口异步通信电路。

2串口异步通信的帧格式和波特率

2.1 串行异步通信的帧格式
在串行异步通信中，数据位是以字符为传送单位，数据位的前、后要有起始位、停止位，另外可以在停止位的前面加上一个比特位(bit)的校验位。其帧格式如图1所示。

起始位是一个逻辑0，总是加在每一帧的开始，为的是提醒数据接收设备接收数据，在接收数据位过程中又被分离出去。数据位根据串行通信协议，允许传输的字符长度可以为5、6、7或8位。通常数据位为7位或8位，如果要传输非ascii数据（假如使用扩展字符设置的文本或者二进制数据），数据位格式就需要采用8位。数据位被传输时从一个字符的最低位数据开始，最高位数据在最后。例如字母c在ascii表中是十进制67，二进制的01000011，那么传输的将是11000010。校验位是为了验证传输的数据是否被正确接收，常见的校验方法是奇、偶校验。另外校验位也可以为0校验或者1校验，即不管数据位中1的个数是多少，校验位始终为0或者1，如果在传输的过程中校验位发生了变化，这就提示出现了某类错误。不过，在传输数据的时候，也可以不用校验位。停止位，为逻辑1，总在每一帧的末尾，可以是1位、1.5位或者2位。最常用的是1位，超过1位的停止位通常出现在这样的场合：在处理下一个即将发送来的字符之前接收设备要求附加时间。

2.2 串行异步通信的波特率
串行口每秒发送或接收数据的位数为波特率。若发送或接收一位数据需要时间为t，则波特率为1/ t,相应的发送或接收时钟为1/t hz。发送和接收设备的波特率应该设置成一致，如果两者的波特率不一致，将会出现校验错或者帧错。

3 串行发送电路的设计

为简化电路设计的复杂性，采用的帧格式为： 1位开始位+8位数据位+1位停止位，没有校验位，波特率为9600。

3.1 波特率发生器的设计
要产生9600波特率，要有一个不低于9600 hz的时钟才可以。为产生高精度的时钟，我选了6mhz（6m能整除9600）的晶振来提供外部时钟。当然，你也可以选其它频率的时钟来产生9600 hz的时钟。对于6mhz时钟，需要设计一个625进制的分频器来产生9600波特率的时钟信号。用vhdl设计分频器较简单，在这里就不再给出源程序了。

3.2 发送电路的设计
根据采用的帧格式,需要发送的数据为10位(1位开始位、8位数据位、1位停止位)，在发送完这10位后，就应该停止发送，并使发送端电平处于逻辑1，然后等候下次的发送。下面是实现上述功能的vhdl源程序：

library ieee;

use ieee.std_logic_1164.all;

entity com is

port(clk,en:in std_logic;

send_data:in std_logic_vector(9 downto 0);

serial:out std_logic);

end com;

architecture com_arc of com is

begin

process(clk)

variable count:integer range 0 to 9 :=0;

begin

if en='0' then

count:=0;

serial<='1';

elsif rising_edge(clk) then

if count=9 then

serial<=send_data(9);

else

serial<=send_data(count);

count:=count+1;

end if;

end if;

end process;

end com_arc;

其中，send_data(0 to 9)表示需要发送的数据帧，发送时，开始位send_data(0)必须为逻辑0，停止位send_data(9)必须为逻辑1，否者与硬件电路连接的设备接收到的数据会出现错误。在发送每