作者：北京交通大学 电气工程学院 刘文清 王永翔 王立德

    摘要：本文介绍了mvb总线帧结构，并完成了用于网络连接的mvb总线访问ip核的设计。基于sopc的设计思想，本文通过quarters ii软件平台的sopc builder设计工具，集成niosii软核处理器与总线访问ip核，实现了满足mvb协议的i类网卡设计。

    关键词：列车通信网络(tcn)；mvb；总线访问ip核(bap)；sopc；niosii

    国内外车载网络技术的发展是随着现场总线网络技术的发展而发展起来的，先后产生了rs485、lonworks、worldfip等多种总线网络形式。1999年，国际电工委员会(iec)颁布了iec-61375标准，该标准中将车载网络分为两级总线的层次结构，即用于连接各节可动态编组的车辆间的绞线式列车总线wtb(wire train bus)和用于连接车辆(或固定编组的车辆单元)内部各种设备的多功能车辆总线mvb(multifunction vehicle bus)，它们之间的列车总线节点起着网关的作用，其中mvb网络由于较低的要求和其易用性高的特点，在实际中运用很广泛。本文通过深入研究几种列车通信网络产品底层协议，特别是tcn 的底层协议及关键技术，基于sopc的设计思想，设计出符合iec-61375 标准的mvb总线访问ip(intellectual property)内核和网卡。

    系统体系结构

    本设计正是基于sopc的思想，开发实现自主知识产权的mvb收发控制器ip核，借助于quarters ii开发工具，集成至altera fpga器件内部，构建soc片上系统实现mvb网卡基本功能，相比传统国外的mvb网卡，大大简化了系统的结构,降低了开发难度。

    传统mvb网卡的硬件结构比较复杂，设计实现上有较大的难度。如图1所示，是duagon公司的一款典型的mvb网卡d113的硬件结构。其硬件主要有以下几个部分构成：中央控制器采用高性能的32位arm处理器，存储系统由非易失性程序存储器(rom)flash,以及数据存储器ram组成，可编程器件上实现mvb收发器以及外部pc/104总线接口。

    图1 d113硬件框图

    本设计在一片fpga上，采用sopc技术实现的mvb网卡：由altera 公司提供的32位高性能软核处理器niosii取代arm处理器，rom，ram及traffic memory均可以在fpga片内由sopc builder工具实现,再集成mvb总线访问ip核便可以构成mvb网卡,实现了真正的片上系统。其硬件框图如图2所示。

    图2 网卡结构框图

    总线访问ip核的实现

    总线访问ip 核是实现wtb和mvb的总线访问处理器(bap)的核心内容。由此ip 核结合物理层的总线收发器完成总线访问。总线访问ip核可分为物理层、数据链路层与应用层的接口三大部分。1)在物理层实现基带曼彻斯特biphase-l编解码，介质冗余处理，介质安装单元接口；用于输入解码的数字锁相环的设计。2)链路层包括寻址方式，f-code(功能代码)的生成，主从设备帧内容的填充，介质访问控制(mac)等。3)与应用层的接口通常采用共享存储器的方法，需要完成端口的定义与维护，通信存储器的控制等。其逻辑框图如图3。

    图3 网卡结构框图

    mvb帧结构

    在mvb中有两种帧格式，一种是只能由总线主设备发送的主设备帧，简称主帧，一种是为响应主帧而由从设备发送的从设备帧，简称从帧。 一个帧以9位定界符开始，主设备帧分界符和从设备帧分界符对防止同步失败是不相同的。

    mvb编码器

    mvb总线数据以帧为基本单位，数据帧采用了曼彻斯***传输，编码和***不只是进行曼彻斯特编解码，帧头帧尾的