从几何描述提取电路信息的方式称作电路提取或circuit extraction，电路提取软件将集成电路的几何定义文件扩展为一层一层的几何图形和其布局的描述，经过对此描述的扫描可找出所有晶体管和电路的连接。电路提取程序的结果是一个网表。网表是一组语句，用这些语句来定义电路的元件（如晶体管或门）和它们的连接。单独的晶体管则只列出与其相连的节点。更重要的是，通过这样提取的电路还可与设计者原始设计的电路进行比较，以发现不同之点，一旦有差异存在，就必定存在着错误。这种比较叫lvs设计验证。

电路提取除了可提供电路连接的详细情况外，还可用来计算版图面积和每个电路层上电路各个节点的参数。这些版图面积和参数可用来对有效器件的寄生电容和电阻进行准确的计算。在此之前，设计者对大多数电路寄生参数只可作一些估测，而有了这样精确的电容和电阻的提取，就可对电路作精确的模拟以保证其精确性。因此，电路提取对于现代集成电路的精确设计是一项必不可少的设计验证工具。做lvs的步骤如下：