东南大学 张艳丽 刘新宁 钱文明

    sep3203处理器是由东南大学国家专用集成电路系统工程技术研究中心设计的16／32位risc微控制器，面向低成本手持设备和其他通用嵌入式设备。该处理器内嵌arm7tdmi处理器内核，为用户提供了面向移动终端应用的丰富外设、低功耗管理和低成本的外存配置，整个芯片可以运行在75 mhz。数据通信系统使用的主要功能模块如下：20 kb片上零等待静态存储器(esram)；外部存储器接口控制器(emi)；中断控制器(intc)；dma控制器(dmac)。

    系统中使用的fpga为altera公司的cyclone系列中的ep1c6q240c8，拥有丰富的i／o资源和逻辑资源，外部接口遵循sram时序。它主要负责提供信号的a／d采样频率，并将a／d转换后的数据存储到一组fifo中，待fifo的ff(full flag)端口有效后，将fifo中的数据读回，同时使能另一组fifo的写时序，实现了信号不间断的采样和存储。

    fpga将一组数据处理完毕后，以中断的方式通知sep3203，处理器以dma方式将运算后的结果存储到片外的sdram中。由于数据写满fifo的时间大于fpga处理数据的时间，所以整个系统实现了流水线操作。

    1系统的总体设计[1-2]

    系统硬件主要由信号采集模块、fifo、fpga和sep3203处理器组成。信号采集模块主要包括信号接收器和a／d转换模块。接收到的信号首先要通过ne5534进行放大，ne5534采用±5 v供电。图1为系统总体框图。

    系统中的a／d转换芯片使用了adi公司的ad1672，它采用4级流水线结构，在3 msps采样速度下精度为12位。fifo选用了idt公司的idt7202。它具有输入和输出两套数据线，独立的读／写地址指针在读／写脉冲的控制下顺序地从双口fifo读／写数据，读／写地址指针均从第一个存储单元开始，直到最后一个存储单元，然后又回到第一个存储单元。为了支持9位数据宽度的存储，系统采用了2片idt7202将数据宽度扩展为16位，共使用了4片idt7202实现了fifo的协同工作。在系统工作时，idt7202内部的仲裁电路通过对读指针和写指针的比较，相应给出fifo的空(ef)和满(ff)状态指示；fpga可以根据所获得的fifo状态标志控制fifo的读／写时序，实现对fifo的读／写操作。

    cyclone系列的fpga支持多种i／o电平标准，包括3．3 v、2．5 v和1．8 v的lvttl和lvcmos电平。sep3203处理器的i／o电平为3．3 v，与工作在3．3 v的fpga电平兼容，可以直接相连。由于fifo必须是5 v供电，所以fpga将数据从fifo读入内部存储器时，需要经过一个电平转换芯片。系统选用了idt公司的idt74lvc16245，它支持8／16位数据的双向传输。

    2 sep3203与fpga的接口电路设计

    2．1 硬件设计[3]

    系统中的fpga输入时钟由外部晶振提供，为20mhz。fpga的复位信号通过sep3203的i／o口实现。本系统有2个触发信号：硬件触发信号和软件触发信号。硬件触发信号低电平有效，软件触发信号高电平有效。首先，sep3203处理器产生复位信号复位fpga内部的逻辑电路；当fpga检测到任何一个有效触发信号后，会按照sep3203处理器配置的分频因子，将in_clk分频后输出div_clk给a／d采样电路。硬件实现框图如图2所示。

    a／d采样数据在采样时钟有效后短时间内可能会是无效的，所以sep3203要配置一定的延时值给fpga。当延时满足后，fpga才将fifo的写时序输出到idt7202的写端口。确保采集到的数据为有效数据。

    图3是sep3203处理器输入到fpga内部的控制信号的仿真波形图。in_rst_n_a是复位信号，in_we_n和in_cs_n是sep3203的写信号和片选信号。系统中fpga接到了处理器的csb片选上，该片选的地址映射默认为0x24000000～0x27ffffff，in_addr是地址线，in_data为输入数据。这里将延时设为2