存储器组设计和控制

s3c44b0x 有6组rom/sram(rom0 组为boot rom)和2组rom/sram/fp/edo/sdram.s3c44b0x 中的系统管理能够通过s/w 控制每组的访问时间、数据总线宽度，rom/sram 组的访问时间和 fp / edo / sdram 组被系统管理寄存器中的bankcon0-7和bankcon6-7控制。组6-7的类型需要相同。（例如rom&rom，sdram&sdram）每组rom/sram/dram的数据宽度受bwscon 控制寄存器控制。

rom 组0用于boot rom 组，因此组0受h/w控制，om[1:0]用于这个目的的。

当系统复位时，通过专用的命令，ldmia和stmia 对 bwscon,bankcon0-7,banksize, mrsrb6/7实施控制。例如下面代码用来配置特殊功能寄存器。特殊功能寄存器配置代码：

rom/sram组的设计

rom/sram 组1-7，可以有着不同的数据总线宽度，总线宽度是受 s/w 控制的，一个 rom/sram 组1-7 的设计样例如图 4-6，图 4-7，图 4-8 和图 4-9 所示。

图 4-6.单字节 eeprom/sram banks 设计

图 4-7.半字 eeprom/sram 组设计

图 4-8.用半字 sram 设计的半字 sram 组

图 4-9.字 eeprom/sram 组设计s3c44b0x的edo dram组的设计

dram组6-7，可以有着不同的数据总线宽度，并且数据总线宽度由s/w，一个bwscon 特殊功能寄存器组控的。dram 组 6-7 的一个设计样例如图 4-10 和 4-11 所示。

图 4-10.半字 edo/normal dram 组设计&nb sp;

图 4-11.字 edo/normal dram 组

s3c44b0x的sdram 组的设计

s3c44b0x 同步 dram 接口特性如下：(1)sdram 的最大行地址：10 位；(2)cas 延迟：2/3 周期。

表 4-3.sdram 组地址配置

sdram需要的接口引脚是：cke,sclk,nscs[1:0],nscas,nsras,dqm[3:0],addr[12]/ap.。

sdram的设计样例如图 4-12，图 4-13 所示。

图 4-12.半字元件设计半字 sdram

图 4-13.用半字元件设计字 sdram