功率优化技术 图5中，根据静态与动态功率以及这些技术所应用的设计抽象层次，对各项功率优化技术进行了分类。使用这些方法中的哪项或哪几项要取决于设计目标。将这些方法结合到设计流程中，就形成了一种集成式的功率管理设计策略。
模块门控时钟
模块门控时钟可用于体系结构层次，对不在使用状态下的某些设计部分禁用时钟。power compiler能够替换手动插入的门控时钟逻辑电路，运用库的icg(集成门控时钟)单元控制时钟进入任何模块。一旦用户在脚本中创建出时钟，此工具就能自动确定这样的组合逻辑。
模块门控时钟可以应用于一系列的层次上，包括芯片级、域级(dsp、cpu等)、模块和子模块。当整个芯片处于空闲模式，但必须对外
部的唤醒事件做出响应时，可通过应用程序来对芯片时钟进行门控。在最低层次上也同样适用，当不需要访问存储器时，在sdram首先设定为自刷新模式后，sdram控制器中的时钟可以关闭。除将时钟关闭和打开以外，门控结构还可以包括可配置的时钟信号分频器，用于改变不同设计部分的时钟速率。
设计这样的时钟结构要对芯片功能及功率分析有充分的了解。总的来说，时钟开关功耗占据了芯片总功耗的30%以上，因此门控时钟通常能够获得良好效果。
门控时钟遇到的挑战
除了确定在哪里和怎样进行门控时钟和(或)时钟分频以外，高层次的门控时钟还涉及一系列的时序和可测性设计方面的问题。对时序问题可通过观察时钟结构中一段较长的路径来进行了解，这段路径可以包含一个数字式锁相环、一个时钟分频器、多个模式开关多路转换器和多级门控时钟。
在用诸如astro cts(时钟树综合)等工具对典型芯片进行高质量的时钟树综合后，复杂的门控时钟和分频器会要求手动干预，在大多数情况下是要求修改工具范围以外的设计部分，例如，为了防止出现严重的时钟相位延迟，因而需要进入干预。
寄存器和高层次时钟体系内的非cts单元放置得过远，会造成高层次扩展时钟树插入延迟的增加，并因此导致时钟相位延迟的增加。非cts单元的基于网络权重的布局控制能够避免这一问题。该方法可以提取连接门控时钟单元、开关多路转换器和受驱动的cts宏的节点，从而在布局优化中，将较重的网络权重应用在这些节点上，并将这些单元的距离拉近。这项优化技术能够使单元的负载最小化，并因此使单元延迟和输出回转(slew)最小。
对时钟分配效果不佳的布局也会导致相位延迟问题。这是由于时钟树综合是根据时钟树里最长分支的延迟特性来平衡整个时钟树，因此，布局不当会造成单独一根很长的时钟通路，使得整个时钟树的插入延迟增加。适当的布局限制可以更好地平衡时钟树，防止这一问题的发生。
其它导致时钟相位延迟的原因包括非cts单元的布局不当，以及非cts单元输出回转过大。synopsys公司针对这些问题给出了解决方案，并提出了其它三种时钟分布问题的处理方法：减少时钟扭曲、减少时钟占空比失真和提高门控时钟效率。
由于受到上市时间的限制，手动时钟树分析和平衡方法不适用于复杂的asic设计。synopsys公司提供了一项时钟平衡自动化策略，这项自动化策略包括三个步骤：提取一个通用的共享时钟分布拓扑、针对每个不适合通用时钟分布的时钟路径定义局部平衡策略，以及将这些局部平衡限制条件与通用时钟分布的限制条件相结合。其结果是生成用于cts工具的时钟树综合限制条件，对整个时钟分布进行自动平衡。
另一项
现毛刺现象。
多电压岛
在门控时钟对动态功率进行限制时，使用多种供电电压和(或)多种阈值电压有助于管理动态功率和泄漏功率。阈值电压不必与供电电压一起按比例缩放。
电压岛或电压域的使用提供了一种同时满足功耗和性能要求的方法。在本方案中，逻辑电路部分根据功能分为独立的区域组，必须工作在最高速度下的区域采用最高的供电电压，对时序要求不太严格的区域采用较低的供电电压。
频率有必要跟电压一起按比例缩放，这样，电压岛方法就能与门控时钟进行良好的配合。门控时钟模块中的逻辑电路持续消耗泄漏功率，但是通过降低此模块的供电电压就能减小泄漏功率。
多供电电压必须通过单独的供电引脚或集成到器件内的模拟电压调节器来提供
。这些电压调节器的效率必
功率优化技术 图5中，根据静态与动态功率以及这些技术所应用的设计抽象层次，对各项功率优化技术进行了分类。使用这些方法中的哪项或哪几项要取决于设计目标。将这些方法结合到设计流程中，就形成了一种集成式的功率管理设计策略。
模块门控时钟
模块门控时钟可用于体系结构层次，对不在使用状态下的某些设计部分禁用时钟。power compiler能够替换手动插入的门控时钟逻辑电路，运用库的icg(集成门控时钟)单元控制时钟进入任何模块。一旦用户在脚本中创建出时钟，此工具就能自动确定这样的组合逻辑。
模块门控时钟可以应用于一系列的层次上，包括芯片级、域级(dsp、cpu等)、模块和子模块。当整个芯片处于空闲模式，但必须对外
部的唤醒事件做出响应时，可通过应用程序来对芯片时钟进行门控。在最低层次上也同样适用，当不需要访问存储器时，在sdram首先设定为自刷新模式后，sdram控制器中的时钟可以关闭。除将时钟关闭和打开以外，门控结构还可以包括可配置的时钟信号分频器，用于改变不同设计部分的时钟速率。
设计这样的时钟结构要对芯片功能及功率分析有充分的了解。总的来说，时钟开关功耗占据了芯片总功耗的30%以上，因此门控时钟通常能够获得良好效果。
门控时钟遇到的挑战
除了确定在哪里和怎样进行门控时钟和(或)时钟分频以外，高层次的门控时钟还涉及一系列的时序和可测性设计方面的问题。对时序问题可通过观察时钟结构中一段较长的路径来进行了解，这段路径可以包含一个数字式锁相环、一个时钟分频器、多个模式开关多路转换器和多级门控时钟。
在用诸如astro cts(时钟树综合)等工具对典型芯片进行高质量的时钟树综合后，复杂的门控时钟和分频器会要求手动干预，在大多数情况下是要求修改工具范围以外的设计部分，例如，为了防止出现严重的时钟相位延迟，因而需要进入干预。
寄存器和高层次时钟体系内的非cts单元放置得过远，会造成高层次扩展时钟树插入延迟的增加，并因此导致时钟相位延迟的增加。非cts单元的基于网络权重的布局控制能够避免这一问题。该方法可以提取连接门控时钟单元、开关多路转换器和受驱动的cts宏的节点，从而在布局优化中，将较重的网络权重应用在这些节点上，并将这些单元的距离拉近。这项优化技术能够使单元的负载最小化，并因此使单元延迟和输出回转(slew)最小。
对时钟分配效果不佳的布局也会导致相位延迟问题。这是由于时钟树综合是根据时钟树里最长分支的延迟特性来平衡整个时钟树，因此，布局不当会造成单独一根很长的时钟通路，使得整个时钟树的插入延迟增加。适当的布局限制可以更好地平衡时钟树，防止这一问题的发生。
其它导致时钟相位延迟的原因包括非cts单元的布局不当，以及非cts单元输出回转过大。synopsys公司针对这些问题给出了解决方案，并提出了其它三种时钟分布问题的处理方法：减少时钟扭曲、减少时钟占空比失真和提高门控时钟效率。
由于受到上市时间的限制，手动时钟树分析和平衡方法不适用于复杂的asic设计。synopsys公司提供了一项时钟平衡自动化策略，这项自动化策略包括三个步骤：提取一个通用的共享时钟分布拓扑、针对每个不适合通用时钟分布的时钟路径定义局部平衡策略，以及将这些局部平衡限制条件与通用时钟分布的限制条件相结合。其结果是生成用于cts工具的时钟树综合限制条件，对整个时钟分布进行自动平衡。
另一项
现毛刺现象。
多电压岛
在门控时钟对动态功率进行限制时，使用多种供电电压和(或)多种阈值电压有助于管理动态功率和泄漏功率。阈值电压不必与供电电压一起按比例缩放。
电压岛或电压域的使用提供了一种同时满足功耗和性能要求的方法。在本方案中，逻辑电路部分根据功能分为独立的区域组，必须工作在最高速度下的区域采用最高的供电电压，对时序要求不太严格的区域采用较低的供电电压。
频率有必要跟电压一起按比例缩放，这样，电压岛方法就能与门控时钟进行良好的配合。门控时钟模块中的逻辑电路持续消耗泄漏功率，但是通过降低此模块的供电电压就能减小泄漏功率。
多供电电压必须通过单独的供电引脚或集成到器件内的模拟电压调节器来提供
。这些电压调节器的效率必
热门点击
推荐技术资料
公网安备44030402000607
