作者email: zzqxyh@stu.xjtu.edu.cn

    摘要: 本文中采用美国atmel公司设计生产的fpslic即现场可编程系统级集成电路中的at94k-starter kit器件，通过它内部的avr内核、异步通信端口、fpga以及其它外设，以及串口调试软件acessport129实现了计算机和试验板的通信，从而通过硬件实现了分组加密的算法。

    关键词：fpslic avr单片机 分组加密

    1 引言：

    美国atmel公司生产的at94k系列芯片是以atmel 0.35 的5层金属cmos工艺制造。它基于sram的fpga、高性能准外设的atmel 8位risc avr单片机。另外器件中还包括扩展数据和程序sram及器件控制和管理逻辑。图1-1是atmel公司的fpslic内部结构图。

    图1-1 fpslic内部结构图

    at94k内嵌avr内核，atmel公司的fpslic可编程soc内嵌高性能和低功耗的8位avr单片机，最多还带有36kb的sram，2个uart、1个双线串行接口，3个定时/计数器、1个8 8乘法器以及一个实时时钟。通过采用单周期指令，运算速度高达1mps/mhz，这样用户可以充分优化系统功耗和处理速度。avr内核基于增强型risc结构，拥有丰富的指令系统以及32个通用工作寄存器。而且所有通用寄存器都与算术逻辑单元alu相连；另外，在一个时钟周期内，执行单条指令时允许存取2个独立的寄存器，这种结构使得代码效率更高，并且在相同的时钟频率下，可以获得比传统的cisc微处理器高10倍的数据吞吐量。avr从片内sram执行程序，由于avr运行代码存储在sram中，因此它可以提供比较大的吞吐量，这样可以使其工作在突发模式上。在这种模式上，avr大多时间都是处于低功耗待机状态，并能在很短的时间里进行高性能的处理。微处理器在突发模式运行模式下的平均功耗要比长时间低频率运行时的功耗低得多。fpslic的待机电流小于100 ，典型的工作电流为2-3ma/mhz。在系统上电时，fpga配置sram和avr程序sram都能自动地通过atmel在系统可编程串行存贮器at17来装载。

    2 fpslic硬件的设计实现：

    2.1 硬件实现框图

    图2-1系统硬件实现框图

    图2-1是为了实现加密算法的硬件框图。计算机通过它的串口和fpslic的通信端口uart0相连，用来进行数据的传送和接收。fpslic通过avr的通信端口等待接收主机传来的信息，通过内部的下载程序将数据进行处理，最后再传回到主机上。图2-1中fpga是一个计数器，此计数器一上电就从0计数，并用进位输出信号产生一个avr中断，即进位输出信号rco连接到avr的中断信号inta0。当avr接收到由计数器的进位信号产生的中断时，则执行inta0的中断服务程序(isr)。在此期间，avr就给inta0产生的次数计数，并把它放到8位的avr-fpga数据总线上，这时就会触发avr的写使能信号(fpga的awe信号端)和fpga的i/o select0信号(fpga的load信号端)，同时从avr——fpga数据总线上将数据载入计数器。数码管的各极连接在实验板上的可编程端口，通过引脚配置用来显示数据。led指示灯在avr i/o输出的d口，直接将数据通过命令portd来显示。fpga的时钟通过gclk5选自avr单片机的时钟。我们以des数据加密为例，由仿真试验可以得出des加密的速率为57.024 kbit/s,它大于串口的最大速率19.2kbit/s，因此可以实时进行数据的加密操作。

    一个典型的fpslic设计通常应该包括以下几个步骤：

    1. 利用联合仿真软件建立一个fpslic工程。

    2. 预先建立一个avr软件仿真程序文件。

    3. 预先建立一个fpga的硬件仿真程序文件。

    4. 设置和运行avr-fpga接口设计。

    5. 运行布局前的联合仿真pre-layout converification（这一步是可选择的）。

    6. 运行figaro-ids进行fpga的布局布线。

    7. 运行布局后的联合仿真pos-layout converification（这一步是可选择的）。

    8. 器件编程数据下载与实验验证。

    我们以des数据加密为例，(新建的工程名为lab1.apj,avr仿真程序文件为desjiami.asm，fpga的硬件仿真程序为count.vhdl)。如下给出其中两个关键步骤：

    2.2 编译avr的仿真程序软件