摘要：在高速数字视频系统设计中，sdram信号时序问题至关重要。本文在avia9700数字电视接收机方案基础上，分析了高速嵌入式视频系统由于各种原因引起的布线延时所产生的sdram访问时序问题以及sdram控制器所提供的延时补偿机制，并利用时序诊断软件工具完成了sdram访问时序诊断测试。

　　关键词：数字视频系统；时序分析；数字电视接收机；avia9700

　　在高速数字视频系统应用中，使用大容量存储器实现数据缓存是一个必不可少的环节。sdram就是经常用到的一种存储器。

　　但是，在主芯片与sdram之间产生的时序抖动问题阻碍了产品的大规模生产。在数字电视接收机的生产实际应用中，不同厂家的pcb板布线、pcb材料和时钟频率的不同，及sdram型号和器件一致性不同等原因，都会带来解码主芯片与sdram间访问时序的抖动问题。

　　本文利用c-nova公司数字电视mpeg-2解码芯片avia9700内置的sdram控制器所提供的时序补偿机制，设计了一个方便使用的内存时序测试软件工具，利用这个工具，开发测试人员可在以avia9700为解码器的数字电视接收机设计和生产中进行快速诊断，并解决sdram的时序问题。

数字电视系统

sdram时序控制

　　avia9700内集成了一个sdram控制器，该控制器提供一套完整的sdram接口。avia9700与sdram接口中的控制线、地址线和数据线都同步在mclk时钟上。图1是用两片16位sdram组合形成32位数据线的典型连接示意图。

图1 sdram与avia9700典型链接示意图
　　　　　
sdram控制线

正确读写时序条件

　　avia9700解码芯片访问sdram的时序如图2所示。

图2 avia9700访问sdram时序示意图

　　要正确访问sdram，建立时间和保持时间很关键。建立时间在触发器采样之前，在这段时间，数据必须保持有效的时间，否则会产生setup violation；保持时间在解发器开始采样之后，数据必须保持有效的时间，否则会产生hold violation。因此，要正确读写sdram的时序条件，需要满足以下两个公式：
sdram_setup_time_min < t_cycle-control_signal_valid_max-control_signal_delay_max+ clock_delay_min (1)
sdram_hold_time_min < control_signal_valid_min + control_signal_delay_min- clock_delay_m_ax (2)

　　这里，t_cycle 为sdram时钟周期，control signal valid为控制信号从时钟上升沿到输出有效时间，delay为布线所引起的延时。

　　对于低频设计，线互连和板层的影响很小，可以不考虑。当频率超过50mhz或信号上升时间tr小于6倍传输线延时时,互连关系必须以传输线理论纳入考虑之中,而在评定系统性能时也必须考虑pcb板材料的电参数。由于avia9700输出时钟信号mclk工作在108mhz~148.5mhz之间，所以设计时必须考虑布线延时引起的sdram时序问题。

avia9700 sdram

时序控制机制

　　为了补偿布线延时，满足公式(1)和公式(2)的要求，avia9700的内置sdram控制器提供了两个延时补偿参数：sdram_clk_in和sdram_clk_out。这两个参数都是8位的整数，可以提供不同的时钟延时组合，解决各种复杂数字电视接收机系统中的sdram时序问题。

　　通过嵌入式应用软件，开发人员可以调整sdram_clk_in的参数来控制读入数据的时钟延时。同样，对sdram_clk_out的设置也可以改变输出时钟的延时。通过设置sdram_clk_out (outtapsel=x)改变输出的mclk时钟相位，补偿各种不同的布线延时，可以解决高速数字电视系统的sdram时序问题。

　　在实际应用中，由于不同整机厂会采用不同厂家的sdram，pcb布线也会因为机器结构原因发生较大变化，时钟工作频率和选用器材的不一致性等，都会引起公式(1)、(2)中的参数发生变化。这些因素的组合，往往使布线延时问题变得复杂。

avia9700 sdram

时序诊断软件及测试结果

　　为了方便开发人员快速解决问题，本文利用avia9700内置sdram控制器提供的时钟延时补偿机制，设计了一个诊断工具。

　　基于avia9700数字电视接收机，由于pcb、元器件、系统频率都已经定型，影响布线延时的电气特性已经固化。通过改变sdram_clk_in和sdram_clk_out组合，设计人员可以测试不同组合下的sdram访问错误率，根据错误率统计数据制成统计图，如图3所示。图中纵坐标为sdram_clk_in，由于寄存器是8位，因此选取坐标取值范围在0~255之间(28)；横坐标为sdram_clk_out，取值范围也在0~255之间。对该范围内的某一点所对应的寄存器设置，诊断软件都要自动重复10000次读写操作。设计人员可以利用最后生成的图形，快速准确地选定sdram_clk_in和sdram_clk _out的值，并将其固化在