来源：微计算机信息 作者：高建华

    0 引言

    8位单片机在嵌入式系统中应用广泛，然而让它直接与pci总线设备打交道却有其固有缺陷。8位单片机只有16位地址线，8位数据端口，而pci总线2.0规范中，除了有32位地址数据复用ad[3～0]外，还有frame、irdy、trdy等重要的信号线。让单片机有限的i/o端口来直接控制如此众多的信号线是不可能的。一种可行的方案就是利用cpld作为沟通单片机与pci设备间的桥梁，充分利用cpld中i/o资源丰富、用户可自定制逻辑的优势，来帮助单片机完成与pci设备间的通信任务。

    1 pci接口设计原理

    1.1 pci总线协议简介

    这里只讨论pci总线2.0协议，其它协议仅仅是在2.0的基础上作了一些扩展，仅就单片机与pci设备间的通信来说，意义不大。pci总线是高性能局部总线，工作频率0～33mhz，可同时支持多组外围设备。在这里，我们只关心单片机与一个pci设备间通信的情况，而且是以单片机与cpld一方作为主控方，另一方作为pci从设备。这样做的目的是为了简化问题，降低系统造价。

    pci总线上信号线虽然多，但并不是每个信号都要用到。实际上pci设备也并不会支持所有的信号线，比如错误报告信号perr与serr在网卡中就不支持。我们可以针对具体的应用选择支持其中部分信号线，还有一些信号线可以直接连电源或接地。下面简单介绍一下常用信号线的功能。

    ad[31～0]：地址数据多路复用信号。在frame有效的第一个周期为地址，在irdy与trdy同时有效的时候为数据。

    c/be[3～0]：总线命令与字节使能控制信号。在地址中传输的是总线命令；在数据期内是字节使能控制信号，表示ad[31～0]中哪些字节是有效数据。以下是总线命令编码的说明：

     c/be[30]# 命令类型说明c/be[30]# 命令类型说明

     0 0 0 0 中断应答 1 0 0 0 保留

     0 0 0 1 特殊周期 1 0 0 1 保留

     0 0 1 0 i/o读1 0 1 0 配置读

     0 0 1 1 i/o写1 0 1 1 配置写

     0 1 0 0 保留 1 1 0 0 存储器多行读

     0 1 0 1 保留 1 1 0 1 双地址周期

     0 1 1 0 存储器读 1 1 1 0 存储器一行读

     0 1 1 1 存储器写 1 1 1 1 存储器写并无效

    pci总线上所有的数据传输基本上都由以下三条信号线控制。

    frame：帧周期信号。由主设备驱动，表示一次访问的开始和持续时间，frame有效时（0为有效，下同），表示数据传输进行中，失效后，为数据传输最后一个周期。

    ird：主设备准备好信号。由主设备驱动，表示主设备已经准备好进行数据传输。

    trdy：从设备准备好信号。由从设备驱动，表示从设备已经准备好进行数据传输。当irdy与trdy同时有效时，数据传输才会真正发生。

    另外，还有idsel信号用来在配置空间读写期间作为片选信号。对于只有一个pci从设备的情况，它总可以接高电平。idsel信号由从设备驱动，表示该设备已成为当前访问的从设备，可以不理会。

    在pci总线上进行读写操作时，pci总线上的各种信号除了rst、irq、irqc、irq之外，只有时钟的下降沿信号会发生变化，而在时钟上升沿信号必须保持稳定。

    1.2 cpld设计规划