虽然dsp的功能日益强大，但在很多的场合仍需多个dsp串行工作或并行工作。例如：在一些场合中需要利用cpu的控制能力强的特点来完成控制和人机接口；在一些实时控制的场合，实时算法经常需要由几处dsp串行或并行的工作，以提高系统的运行速度和实时性。如何在两个处理器之间进行高速可靠的信息传输，就成为构建高速实时系统的关键问题。目前，嵌入式控制系统正朝着高智能化、高实时性方向发展，在高速数据采集和处理场合，随着采样数据量的增大和信息处理任务的增加，对数据传送的要求也越来越高，在系统或模块间如果没有能够高速传送数据的接口，则会遭遇数据传送的速度瓶颈问题，从而影响整个系统对数据的处理能力。利用高性能的双口ram能够方便的构成各种高速数据传送接口，不管是在并行处理网络中的数据共享，还是在流水方式中的高速数据传送，高性能双口ram都能在其中发挥重要作用，确保数据通路的畅通。本文以idt70261为例，详细介绍其工作原理及其在dsp高速实时通信中的应用。

2 1dt70261双口ram的内部结构和功能简介

idt70261是美国idt公司生产的高速16kxl6带有中断的双端口sram。他采用100-pmtqfp封装，其典型功耗为750mw，最大存取时间有2个等级：商业级有15／20／25／35／55 ns(max)，工业级有20／25／35／55ns(max)。他具有如下特点：

(1)有二套完全独立的控制线、地址线和i／o线，允许两个独立的系统同时对双端口存储器进行访问。
(2)具有完全独立的忙逻辑，可保证两个系统对同一单元进行读写操作的正确性。
(3)中断逻辑允许cpu通过端口直接进行通信，标识器逻辑允许两个控制器共享资源。
(4)允许数据高速存取，最快存取时间为15ns，可与大多数高速处理器配合使用，无需插入等待状态。
(5)具有master／slaver控制脚，在存储容量和数据位宽上能方便地扩展。
(6)各端口完全异步操作。
图1为idt70261的内部功能框图。idt70261的核心部分是存储器阵列，用于数据存储，可为左右两个端口所共用。这样位于两个端口的左右处理单元就可共享一个存储器。

2．1 忙仲裁逻辑

idt70261允许两个cpu同时读取任何存储单元(包括同时读同一地址单元)，但不允许同时写或一读一写同一地址单元，否则就会产生错误。忙仲裁逻辑正是用来确定左右两端口被要求访问同一地址单元时的优先级。当左右两端口同时写入或一读一写同一地址单元时，先稳定的地址端口通过仲裁逻辑电路优先读写，同时内部电路使另一个端口的busy信号有效，并在内部禁止对方访问，直到本端口操作结束。

2．2 双边中断逻辑

中断逻辑允许双cpu通过端口直接进行通信。双边中断逻辑通过读或写idt70261最高位的两个存储单元(3ffe，3fff)来实现。3fff作为右边端口的中断信箱，3ffe作为左边端口的中断信箱，各cpu可以读双方的中断信箱，但只能写对方的中断信箱。当一端写入对方的中断信箱时，对方就会产生一个中断信号。读自己的中断信箱时会清除自己中断信号，读对方的中断信箱时不会清除中断信号。如果一端的busy信号有效，就不会再向另一端设置中断信号，也不能读自己的中断信箱清除中断信号。发出中断请求时，向地址单元3ffe，3fff中写入的内容由用户确定，中断功能不使用时，该地址单元作为普通的双口ram单元使用。

2．3 标识器逻辑

利用双口ram的busy信号线，虽然可以保证左右两个端口能可靠地完成数据传输，但当两个端口对同一地址单元同时存取数据时，其中一个端口要处于等待状态。对于高速接口电路来说，插入等待状态会降低其数据通过率，这在有些情况下是不能接受的。idt70261采用标识器逻辑电路，可有效地解决这一问题，实现数据高速无等待状态传送。

标识器逻辑可以使双口ram暂时指定一块存储区，只供一端的cpu使用，称之为独占模式。idt70261配置了独立于ram阵列的8个标识寄存器，用来标识双口ram是否处于独占模式。标识寄存器为低电子有效，申请时应写入o，释放时应写入1。当左端口要申请使用独占模式时，他先写。到标识寄存器，然后读标识寄存器的状态，若读到的值为。则表示申请成功，若读到的值为1表明右端口正在使用双口ram的相同单元，申请失败。此时左边cpu可以重新置位申请，也可以先完成别的任务，并不断尝试申请。当右边cpu退出独占模式而向寄存器写入1，左边就可以写入0并取得独占模式的控制权。另外对寄存器的读写应"先写后读"，不要"先读后