超长可变点数FFT处理器设计与实现

发布时间:2008/5/27 0:00:00 访问次数:909

超长可变点数fft处理器设计与实现

北京理工大学　河北工业大学　高振斌　万红星　陈禾　韩月秋

一、引言

在现代高技术局部战争中，电子战（ew）数字接收机面临着十分复杂的电子环境。尤其对于侦查雷达信号的接收机，同一时间内可能有多个雷达信号进入接收机信道，准确、快速地识别这些雷达是ew接收机的基本要求。为了实时给出雷达脉冲描述字（pdw），ew接收机中数字信号处理操作一般使用硬件完成，主要功能是接收高速a/d采集的数据，对数据中存在的雷达信号进行分离与识别，最后给出雷达脉冲描述字。

对雷达信号的处理可分为频域和时域两部分：在频域主要进行频谱分析与载频测量，如果有多个雷达信号同时进入接收机，可在频域对其进行分离［1］；在时域可采用自相关和非相干积累的方法，精确估计出雷达信号的脉冲重复间隔（pri），提取出脉冲到达时间（toa）和脉冲宽度（pw）等参数［2］，完成各雷达信号的分析与测量。fft/ifft 处理器是完成信号在时域和频域之间转换的必需部件，为了得到较高的频率分辨率，接收机中的 fft部件应能够执行超长序列的傅里叶变换，比如256k点或更多点数。另外，由于不同雷达信号频谱宽度不同，所以进行傅里叶逆变换的序列长度也不同。因此，对fft的硬件实现提出了能够实时快速计算超长可变点数序列的要求。

二、超长可变点数fft处理器关键技术

1.实现方法

在实时数字信号处理中，为达到较高的处理速度，fft处理器一般采用将基本运算单元级联而形成的流水线型结构［3~7］。对于实现超长点数的fft处理器，如果直接采用级联结构，需要的存储器规模过于庞大。本设计采用二维处理方式［8］，以减小存储器规模。最长为1m点的可变点数fft处理器实现方案如图1所示。此系统中，把1m点数fft转换为二维处理，由2个1 024点fft模块组成，其中一个为固定1 024点基-4 fft处理器，另一个为可变点基-2 fft处理器（可计算2n点fft，n = 1, ..., 10）。

在每个模块中，除了可变点数子fft处理器模块，还包括取数、循环控制模块。fft处理器模块完成行变换和列变换，取数、控制模块完成存储器地址产生、数据的读取、倒序以及输出等操作，以及控制进行变换的序列长度等功能。由于采用了二维处理方式，两片fft处理器由一个暂存存储器相联，用于存储第一级fft的输出（中间数据）和旋转因子的乘积，并将数据重排后送到第二级fft处理器。

2．流水线结构

为了提高fft处理速度，每一个子fft处理器均采用流水线结构，如图2所示。流水线由基本运算单元级联组成，数据进行流水操作。由于fft每一级运算同时进行，系统总运算时间为一级流水结构处理时间。数据流经基本运算单元的级数由需要进行运算的序列长度控制，以完成可变点数序列的傅里叶变换。

数据输入模块根据数据准备情况，启动地址生成计数器，生成第一级运算单元相应ram地址并将数据写入，完成输入数据的倒序处理。在接收完n点数据后，生成启动信号，启动流水线开始计算。

在流水线结构中，各基本运算单元是相同的，主要由蝶形运算单元和乒乓存储器组成。基本运算单元接收到启动信号后，读出乒乓存储器中的n点数据和相应旋转因子，和相关控制信号一起送入蝶形运算单元，并将运算结果存入下一级的乒乓存储器中。

数据输出模块根据进行fft处理的序列长度，控制数据流经基本运算单元的级数，选取相应基本模块的计算结果存入输出乒乓存储器中，并在下一个启动头到来后，输出本处理器的计算结果。

3. 基本运算单元

fft处理器流水线结构中，每一级的蝶形运算由基本运算单元实现，其框图如图3所示。图中，蝶形运算单元即为基-2/4模块，旋转因子存储器中存储的是旋转因子表，乒乓存储器完成各级运算之间的数据倒序。地址生成及控制模块的核心是一模可变计数器，计数器的模为进行变换序列的长度，各乒乓存储器的地址及旋转因子表的读地址由计数值变换产生。此外，此模块还产生各存储器的读写使能信号、蝶形运算单元的控制信号和运算结束的标志信号等。

对于块浮点运算，则必须在此框图中加入一个数据因子控制器［7］，控制每遍运算过程中的数据大小，以保证每段fft运算输出增益一致。

4.计算不同长度序列的控制

根据以上讨论的超长可变点数处理器结构，实现不同长度序列fft变换的控制主要包括两个方面：一是子fft处理器变换的长度，一是子fft变换循环次数。下面分别讨论其实现方法。

1）可变点数fft的地址算法