高速DSP与SDRAM之间信号传输延时的分析及应用
发布时间:2008/5/27 0:00:00 访问次数:532
| 北京航空航天大学计算机学院数字媒体实验室(100083) |
| 葛宝珊 裴艳薇 王希常 |
| 当今电子技术的发展日新月异，尤其是深亚微米工艺在ｉｃ设计中的应用，使得芯片的集成规模愈来愈大，速度愈来愈高，从而使得如何处理高速信号问题成为设计的关键因素之一。随着电子系统中逻辑和系统时钟频率的迅速提高和信号边沿不断变陡，印刷电路板(ｐｃｂ)的线迹互连和板层特性对系统电气性能的影响也越发重要。对于低频设计线迹互连和板层的影响可以不考虑；当频率超过５０ｍｈｚ时，互连关系和板层特性的影响不容忽视，必须对传输线效应加以考虑，在评定系统性能时也必须考虑印刷电路板板材的电参数。因此，高速系统的设计必须面对互连延迟引起的时序问题以及串扰、传输线效应等信号完整性(ｓｉ)问题。本文主要对互连延迟所引起的时序问题进行探讨。
１ 时序关系
对于异步时序电路，往往可以灵活设置建立、选通和保持时间以满足系统时序要求。而同步时序电路在设计上必须留有充足的建立和保持时间，才能保证系统正常工作。
在ｄｓｐ的高速接口中，对时钟线、控制线和数据线布线时必须十分小心。由于系统工作频率越来越高(如６４１６为６００ｍｈｚ)，信号上升／下降沿越来越陡，布线延时的相对信号的传输时间已不可忽略，它对信号的建立和保持时间起着至关重要的作用。因此，必须通过ｉｂｉｓ模型解决布线的拓扑结构问题。
布线延时是由所布线迹的阻抗和长度共同引起的，高阻抗线迹将减慢缓冲上升时间，信号的典型延迟时间为１８０ｐｓ／ｉｎｃｈ。其它因素如驱动特性和负载也将影响布线延时，单一ｓｄｒａｍ的典型负载为５ｐｆ。较小的负载将导致较快的上升／下降时间；相反，较大的负载将导致较慢的上升／下降时间。ｅｍｉｆ总线上的设备越多，负载越大。
图１说明了如何在考虑布线延时的基础上确定所需的建立和保持时间。
１．１ 约束条件的确立
由图１可以导出如下约束条件不等式。
(１)控制线要求满足下列条件才能保证正确读写。
建立时间应满足：
ｔｉｓｕｃｏｎｔｒｏｌ＝ｔｏｓｕｄｓｐ＋ｔｃｌｏｃｋ ｒｏｕｔｅ ｄｅｌａｙ－ｔｃｏｎｔｒｏｌ ｒｏｕｔｅ ｄｅｌａｙｓｌｏｗｅｓｔ≥ｔｉｓｕ ｓｄｒａｍ
即 ｔｃｏｎｔｒｏｌ ｒｏｕｔｅ ｄｅｌａｙｓｌｏｗｅｓｔ－ｔｃｌｏｃｋ ｒｏｕｔｅ ｄｅｌａｙ≤ｔｏｓｕ ｄｓｐ－ｔｉｓｕ ｓｄｒａｍ(１)
其中，ｔｉｓｕ ｓｄｒａｍ为ｓｄｒａｍ控制线建立时间，ｔｏｓｕ ｄｓｐ为ｄｓｐ控制线建立时间，ｔｃｌｏｃｋ ｒｏｕｔｅ ｄｅｌａｙ为时钟线布线延时，ｔｃｏｎｔｒｏｌ ｒｏｕｔｅ ｄｅｌａｙｓｌｏｗｅｓｔ为最慢的控制线延时。
保持时间应满足：
ｔｉｈ ｃｏｎｔｒｏｌ＝ｔｏｈ ｄｓｐ－ｔｃｌｏｃｋ ｒｏｕｔｅ ｄｅｌａｙ＋ｔ ｃｏｎｔｒｏｌ ｒｏｕｔｅ ｄｅｌａｙ ｆａｓｔｅｓｔ≥ｔｉｈ ｓｄｒａｍ
即ｔｃｌｏｃｋ ｒｏｕｔｅ ｄｅｌａｙ－ｔｃｏｎｔｒｏｌ ｒｏｕｔｅ ｄｅｌａｙ ｆａｓｔｅｓｔ≤ｔｏｈ ｄｓｐ－ｔｉｈ ｓｄｒａｍ(２)
式中，ｔｃｏｎｔｒｏｌ ｒｏｕｔｅ ｄｅｌａｙｆａｓｔｅｓｔ为最快的控制线延时。
(２)数据线要求满足下列条件才能保证正确读写分读、写两种情况。
读建立时间应满足：
ｔｃｌｏｃｋ ｐｅｒｉｏｄ－ｔｃｌｏｃｋ ｒｏｕｔｅ ｄｅｌａｙ－ｔｄａｔａ ｒｏｕｔｅ ｄｅｌａｙｓｌｏｗｅｓｔ－ｔａｃｃ≥ｔｉｓｕｄｓｐ
即 ｔｃｌｏｃｋ ｒｏｕｔｅ ｄｅｌａｙ＋ｔｄａｔａ ｒｏｕｔｅ ｄｅｌａｙｓｌｏｗｅｓｔ≤ｔｃｌｏｃｋ ｐｅｒｉｏｄ－ｔａｃｃ－ｔｉｓｕ ｄｓｐ(３)
式中，ｔｃｌｏｃｋ ｐｅｒｉｏｄ为时钟周期，ｔｄａｔａ ｒｏｕｔｅ ｄｅｌａｙｓｌｏｗｅｓｔ为最慢的数据线延时，ｔａｃｃ为ｓｄｒａｍ存取时间。
读保持时间应满足：
ｔｏｈｓｄｒａｍ＋ｔｃｌｏｃｋ ｒｏｕｔｅ ｄｅｌａｙ＋ｔｄａｔａ ｒｏｕｔｅ ｄｅｌａｙｆａｓｔｅｓｔ≥ｔｉｈｄｓｐ
即 ｔｃｌｏｃｋ ｒｏｕｔｅ ｄｅｌａｙ＋ｔｄａｔａ ｒｏｕｔｅ ｄｅｌａｙｆａｓｔｅｓｔ≥ｔｉｈ ｄｓｐ－ｔｏｈｓｄｒａｍ(４)
式中，ｔｏｈｓｄｒａｍ为ｓｄｒａｍ数据线输出保持时间，ｔｄａｔａ ｒｏｕｔｅ
| 北京航空航天大学计算机学院数字媒体实验室(100083) | | 葛宝珊 裴艳薇 王希常 | | 当今电子技术的发展日新月异，尤其是深亚微米工艺在ｉｃ设计中的应用，使得芯片的集成规模愈来愈大，速度愈来愈高，从而使得如何处理高速信号问题成为设计的关键因素之一。随着电子系统中逻辑和系统时钟频率的迅速提高和信号边沿不断变陡，印刷电路板(ｐｃｂ)的线迹互连和板层特性对系统电气性能的影响也越发重要。对于低频设计线迹互连和板层的影响可以不考虑；当频率超过５０ｍｈｚ时，互连关系和板层特性的影响不容忽视，必须对传输线效应加以考虑，在评定系统性能时也必须考虑印刷电路板板材的电参数。因此，高速系统的设计必须面对互连延迟引起的时序问题以及串扰、传输线效应等信号完整性(ｓｉ)问题。本文主要对互连延迟所引起的时序问题进行探讨。
１ 时序关系
对于异步时序电路，往往可以灵活设置建立、选通和保持时间以满足系统时序要求。而同步时序电路在设计上必须留有充足的建立和保持时间，才能保证系统正常工作。
在ｄｓｐ的高速接口中，对时钟线、控制线和数据线布线时必须十分小心。由于系统工作频率越来越高(如６４１６为６００ｍｈｚ)，信号上升／下降沿越来越陡，布线延时的相对信号的传输时间已不可忽略，它对信号的建立和保持时间起着至关重要的作用。因此，必须通过ｉｂｉｓ模型解决布线的拓扑结构问题。
布线延时是由所布线迹的阻抗和长度共同引起的，高阻抗线迹将减慢缓冲上升时间，信号的典型延迟时间为１８０ｐｓ／ｉｎｃｈ。其它因素如驱动特性和负载也将影响布线延时，单一ｓｄｒａｍ的典型负载为５ｐｆ。较小的负载将导致较快的上升／下降时间；相反，较大的负载将导致较慢的上升／下降时间。ｅｍｉｆ总线上的设备越多，负载越大。
图１说明了如何在考虑布线延时的基础上确定所需的建立和保持时间。
１．１ 约束条件的确立
由图１可以导出如下约束条件不等式。
(１)控制线要求满足下列条件才能保证正确读写。
建立时间应满足：
ｔｉｓｕｃｏｎｔｒｏｌ＝ｔｏｓｕｄｓｐ＋ｔｃｌｏｃｋ ｒｏｕｔｅ ｄｅｌａｙ－ｔｃｏｎｔｒｏｌ ｒｏｕｔｅ ｄｅｌａｙｓｌｏｗｅｓｔ≥ｔｉｓｕ ｓｄｒａｍ
即 ｔｃｏｎｔｒｏｌ ｒｏｕｔｅ ｄｅｌａｙｓｌｏｗｅｓｔ－ｔｃｌｏｃｋ ｒｏｕｔｅ ｄｅｌａｙ≤ｔｏｓｕ ｄｓｐ－ｔｉｓｕ ｓｄｒａｍ(１)
其中，ｔｉｓｕ ｓｄｒａｍ为ｓｄｒａｍ控制线建立时间，ｔｏｓｕ ｄｓｐ为ｄｓｐ控制线建立时间，ｔｃｌｏｃｋ ｒｏｕｔｅ ｄｅｌａｙ为时钟线布线延时，ｔｃｏｎｔｒｏｌ ｒｏｕｔｅ ｄｅｌａｙｓｌｏｗｅｓｔ为最慢的控制线延时。
保持时间应满足：
ｔｉｈ ｃｏｎｔｒｏｌ＝ｔｏｈ ｄｓｐ－ｔｃｌｏｃｋ ｒｏｕｔｅ ｄｅｌａｙ＋ｔ ｃｏｎｔｒｏｌ ｒｏｕｔｅ ｄｅｌａｙ ｆａｓｔｅｓｔ≥ｔｉｈ ｓｄｒａｍ
即ｔｃｌｏｃｋ ｒｏｕｔｅ ｄｅｌａｙ－ｔｃｏｎｔｒｏｌ ｒｏｕｔｅ ｄｅｌａｙ ｆａｓｔｅｓｔ≤ｔｏｈ ｄｓｐ－ｔｉｈ ｓｄｒａｍ(２)
式中，ｔｃｏｎｔｒｏｌ ｒｏｕｔｅ ｄｅｌａｙｆａｓｔｅｓｔ为最快的控制线延时。
(２)数据线要求满足下列条件才能保证正确读写分读、写两种情况。
读建立时间应满足：
ｔｃｌｏｃｋ ｐｅｒｉｏｄ－ｔｃｌｏｃｋ ｒｏｕｔｅ ｄｅｌａｙ－ｔｄａｔａ ｒｏｕｔｅ ｄｅｌａｙｓｌｏｗｅｓｔ－ｔａｃｃ≥ｔｉｓｕｄｓｐ
即 ｔｃｌｏｃｋ ｒｏｕｔｅ ｄｅｌａｙ＋ｔｄａｔａ ｒｏｕｔｅ ｄｅｌａｙｓｌｏｗｅｓｔ≤ｔｃｌｏｃｋ ｐｅｒｉｏｄ－ｔａｃｃ－ｔｉｓｕ ｄｓｐ(３)
式中，ｔｃｌｏｃｋ ｐｅｒｉｏｄ为时钟周期，ｔｄａｔａ ｒｏｕｔｅ ｄｅｌａｙｓｌｏｗｅｓｔ为最慢的数据线延时，ｔａｃｃ为ｓｄｒａｍ存取时间。
读保持时间应满足：
ｔｏｈｓｄｒａｍ＋ｔｃｌｏｃｋ ｒｏｕｔｅ ｄｅｌａｙ＋ｔｄａｔａ ｒｏｕｔｅ ｄｅｌａｙｆａｓｔｅｓｔ≥ｔｉｈｄｓｐ
即 ｔｃｌｏｃｋ ｒｏｕｔｅ ｄｅｌａｙ＋ｔｄａｔａ ｒｏｕｔｅ ｄｅｌａｙｆａｓｔｅｓｔ≥ｔｉｈ ｄｓｐ－ｔｏｈｓｄｒａｍ(４)
式中，ｔｏｈｓｄｒａｍ为ｓｄｒａｍ数据线输出保持时间，ｔｄａｔａ ｒｏｕｔｅ
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