赛灵思公司（xilinx, inc.）日前宣布其dsp开发工具可将多速率dsp设计的fmax性能提升高达38%，同时还大大提高了易用性。acceldsp综合工具和system generator for dsp工具9.2版的发布，使xilinx xtremedsp解决方案的开发工具组件提供了更高的性能水平，同时两种工具间的集成也更为紧密，为同时使用matlab和simulink建模环境的开发人员进一步简化了fpga设计流程。

　　对于无线和国防等典型多速率dsp设计开发人员来说，使用system generator for dsp 9.2版本，在不对现有设计进行任何修改的情况下，能够提升fmax性能高达38%。新版工具采用了一种新的映射算法，其中采用了寄存器复制技术，对于多速率设计中典型的大扇出网络采用了基于负载递归划分（recursive partitioning）的布局算法。这些增强的特性提高了易用性、提升了抽象层次，并大大改善了结果质量。对于那些越来越多地选择可编程逻辑作为硬件平台却不太熟悉fpga的设计人员来说，这些优势正是他们所需要的。

　　“直到两年前，我们的调查结果还显示最高的mips数值始终是开发团队为dsp应用选择芯片时设定的最高标准。” 市场调研公司forward concepts总裁will strauss说，“但今天，随着芯片复杂度的提高和产品上市时间压力的不断加大，开发工具成为影响芯片选择的关键因素。在满足设计人员需求方面，赛灵思是毫无疑问的领导厂商。”

赛灵思dsp设计环境

　　xtremedsp设计环境用于在赛灵思fpga中实现利用matlab 和 simulink软件开发的dsp设计，主要由system generator for dsp 工具、acceldsp 综合工具以及丰富的dsp知识产权（ip）内核组成。与需要不同算法开发和rtl编码步骤的分立式设计流程不同，system generator for dsp提供了一个综合的建模和验证环境，从在simulink中完成最初的设计输入直至最终的fpga设计收敛，整个流程非常平滑，不需要学习或使用传统的rtl设计方法。 acceldsp综合工具是一个基于matlab语言的高级工具，主要用于针对赛灵思fpga的dsp模块设计，可将浮点至定点转换过程自动化、生成可综合的vhdl或verilog代码，并为验证过程创建测试基准向量。设计人员可以从matlab算法生成定点cordially,++模型或system generator模块。