在当今的深亚微米设计中，随着几何尺寸的缩小和密度的增加，时序收敛成为设计人员最为头痛的问题之一。针对0.13微米及以下的工艺，来自互连负载的延时所占的比例显著增加。另外，串扰信号（crosstalk）通过耦合电容对时序也会产生影响。同时，压降（ir drop）对时序的影响也不容忽视。

    随着芯片规模日益复杂，工艺尺寸日益缩小， 时序收敛问题毫无疑问也越来越复杂和无法避免。工艺技术的每次进步都会带来新的问题，没有一个解决方案是一成不变的。

    早期，传统的综合工具只有简单的线负载模型（wireload model）,但这并没有什么问题。因为，绝大多数的延时来自标准单元（cell）而非互连线。但是随着0.18mm工艺技术的出现，来自互连负载的延时明显增加。全局规划和单元的布局也明显地影响路径延时，传统的线负载模型不再适用，最有效的解决办法便是物理综合（physical synthesis）

    物理综合——基于布局的逻辑重组——在很多设计中使用而且效果良好，成为主要的模块级的时序收敛技术。但是其也有不少缺点，例如容量受限，由于缺乏可预见的真正的线拓扑结构因而经常产生布线布不通的结果。

    为了解决这些问题，设计人员采纳硅虚拟原型（silicon virtual protyping）技术,非常适用于大规模设计，可以鉴别时序和可布通性的问题，可以使物理综合得到更好的结果。在当今soc设计领域，硅虚拟原型和物理综合组合使用已成为主流。

    随着几何尺寸的缩小，互连线对时序和信号完整性（si）的影响非常显著。例如采用90nm工艺技术时，来自互连线的延时将占到整个电路延时的70%左右。同时，越来越多的互连线间的耦合电容（cross-coupling capacitance）占到整个线电容的40%～50%（图1）。所以，适用于纳米级设计的布线工具既要考虑时序的收敛，又要考虑信号完整性的收敛。

    纳米级设计的时序收敛问题

    在当今的市场上，时序收敛依旧是最主要的问题。2004年，一半以上的soc 设计都是采用130nm或以下的工艺技术。这会对时序收敛带来两大挑战。首先，在130nm及以下工艺，互连线对时序的影响越来越复杂，因而需要全局规划，物理综合和布线必须用与以往不同的方式通力合作才能达到时序目标。第二，设计人员充分利用纳米工艺技术使芯片的规模越来越大，使得传统的物理综合和布线工具难以接受如此大的容量。

    目前，使用传统的物理综合和布线工具的设计人员也面临着以下压力：

    ● 物理综合和布线工具的运行时间（runtime）无法忍受。这是由于要处理更大规模和更复杂的设计造成的。

    ● real-wire的实现很晚进入设计流程，在布线之前所谓的时序收敛不考虑real-wire 的拓扑结构，使得布线之后的时序难以收敛，或增加迭代次数。

    ● 对纳米级设计而言，设计收敛不仅仅是时序收敛。还要考虑面积、功耗、信号完整性等诸多因素及其相互之间的影响。

    因此，设计人员为了要达到时序收敛目标就必须解决以上这些问题。

    硅虚拟原型

    理想上逻辑综合和物理实现之间的交互最好是在同一环境中。这样根据real-wire的拓扑结构进行有效的基于综合的优化，包括逻辑的重组、关键路径的优化，并可以同时考虑相关因素的影响。

    因此，影响时序收敛流程需要解决的首要问题便是合理设置约束条件和连线拥挤程度（包括宏模块的布局和电源线的规划）,而并不仅仅是时序优化本身。如果在物理实现不可行的设计上进行优化，时序是不可能真正达到收敛的。真正解决这些问题便是在早期产生real-wire。基于线的收敛最基本的便是产生整个设计的物理原型。这样设计人员才可以在早期知道他们的目标和约束条件可否实现，以及如何实现。设计人员可以快速评估芯片实现的硅性能各个方面以及均衡各个方面的反馈信息。硅虚拟原型也能够帮助设计人员为层次设计提供可实现的时序预算。硅虚拟原型还可以提供一些重要的信息，譬如功耗和裸片尺寸的信息。

    物理综合

    一个差的版图会影响好的设计，但好的版图并不会使低速设计的速度加快。初始的逻辑结构是非常关键的。新的综合算法，会为物理优化产生一个