摘要：高速电路设计对PCB设计都提出了新的要求和挑战，高速电路中的信号完整性问题变得越来越突出，传统的设计方法已经不能适应，利用IBIS模型进行信号完整性分析正是为了迎接这种挑战而提出的新方法。介绍了IBIS模型的构成要素、基本的建模原理，以及利用IBIS模型进行信号完整性分析及其在高速电路设计中的应用，最后用一个实例讲述了分析的具体步骤和过程。

    关键词：PCB IBIS EDA调整电路设计 信号完整性

随着技术的进步，目前高速集成电路的信号切拘时间已经达到几百ps，时钟频率也可达到几百MHz如此高的边沿速率导致印刷电路板上的大量互连线产生低速电路中所没有的传输线效应，使信号产生失真，严重影响信号的正确传输。若在电路板设计时不考虑其影响，逻辑功能正确的电路在调试时往往会无法正常工作。为了解决这个问题，在设计高速电路时必须进行信号完整性分析，采用虚拟样板对系统进行透彻仿真，精确分析电路的布局布线对信号完整性的影响，并以此来指导电路的设计。这样，以往很多在调试时才能发现的问题，在设计期间就可以解决，极大地提高了设计成功率，缩短了设计周期。

    要对信号进行完整性分析，首先要建立精确的器件模型。以前在电路仿真时普遍采用SPICE模型，它是建立在电路基本元器件（如晶体管、电阻、电容等）的工作机理和物理细节之上的，可以精确地在电路器件一级仿真系统的工作特性，验证系统的逻辑功能，因此在集成电路设计中得到了广泛的应用。因为它能够精确计算出系统的静态和动态等各种工作特性， 所以也可以用来进行系统级的信号完整性分析。但是使用SPICE模型有一些难以克服的缺点：首先，由于SPICE模型是晶体管一级的模型，随着现在集成电路规模越来越大，即使只建立各个管脚的SPICE模型，也会包含成千上万晶体管一级的器件，所以其仿真速度必然很慢，这对于交互的PCB设计来讲是不可接受的；其次，由于SPICE模型涉及到许多集成电路设计方面的细节，一般集成电路厂商都不愿意公共提供，限制了它的广泛诮。我，需要有另外一种通用的模型来替代SPICE模型完成信号完整性分析，IBIS模型正是在这种情况下产生的。IBIS模型是通过一族电流/电压（I/V）和电压/时间（V/T）曲线来描述各个器件管脚的输入输出（I/O）特性的。由于IBIS模型只描述器件的外部特性，不涉及到器件的内部细节，不存在知识产权泄漏的问题，因此得到了各大集成电路厂商的技术。另外IBIS模型的抽象层次比SPICE模型高，是建立在器件一级的模型，模拟时所需的计算量少，因此模拟速度大为提高，一般比SPICE模型高两个数量级，非常适合于系统级的仿真。现在IBIS模型已经被接纳为国际标准EIA/ANSI-656，版本也从ver1.0发展到了现在的ver3.2。

1 IBIS模型的构成

图1描述了一个输入/输出缓冲器的整体结构模型，每一个方框代表了ISIB模型的一个构成要素，其中包括封装参数、钳位二极管、上拉/下拉I/V曲线、上升/下降速率等。

下面以CMOS电路输入/输出缓冲器为例介绍IBIS建模的基本原理，其它器件的建模可参考IBIS规范。

1.1 输入模型

输入缓冲器模型包括了影响信号传输质量的主要因素，如图2所示。C_pkg、R_pkg、L_pkg为管脚的封装参数，分别对应封装所引起的寄生电容、电阻和电感；C_comp为管腿的输入电容，由器件的内容结构决定；Power_Clamp和GND_Clamp分别表示管腿的输入钳位二极管，其特性用输入电流/电压（I/V）曲线来描述。