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65纳米设计面临10大技术挑战

发布时间:2007/9/7 0:00:00 访问次数:293


作者:来大伟

  在2005年VLSI技术研讨会上,当被问及向65纳米节点的设计转移是否比过去慢时,应用材料公司(Applied Materials Inc.)的首席技术官Mark Pinto表示:“并非65纳米本身出现什么问题,只是晶体管的数量增加了很多。”

  的确,当IC设计转向65纳米时,并没有出现剧烈的材料变革:从钴向镍硅化合物转变是其中的一个大调整。但是设计目标仍然要面对许多前沿领域的技术现实,工艺专家表示。以下是专家们归纳出的65纳米节点面临的10大挑战。

  1、总成本

  设计复杂度上升引发的成本增加也许会延缓向65纳米的迁移,Pinto指出。由于光刻工具和材料与90纳米节点所采用的并没有明显变化,这种转变本该比较迅速。谈到新的技术节点,工程师们首先会联想到性能增长,但是65纳米节点的吸引力在于它带来了密度优势,可在每平方毫米的面积上容纳1000万个晶体管。不过,这是利弊参半的事情。“集成仍然是一件好事,”Pinto解释道,“但它要花费大量的金钱,所以一些人也许会继续观望。”

  现在的消费类设备拥有越来越多的功能,借助65纳米工艺,每个晶体管的成本正在下降。哪些类型的应用将会更好地利用这种优势?我们须拭目以待。但Pinto表示:“有一件事情是确定的,那就是来自中国市场的需求会继续上升,而65纳米对于瞄准这个增长市场的消费类芯片而言,绝对是理想的选择。”与此同时,Pinto最大的担忧是EDA工具成本对于65纳米设计团队来说上升得太快。

  为了把成本控制在合理的范围内,新思公司的可制造性设计(DFM)资深总监Srini Raghvendra认为,工艺技术必须标准化,以便实现IP复用。与130纳米节点相比,以门数/工作日来衡量的设计生产率必须提高四倍以上,Raghvendra强调。

  2、功耗

  控制功耗会增加设计复杂性,从而使控制成本更具挑战性。“解决这个问题需要架构和系统层的决策,”Cadence公司行销经理Eric Filseth指出,“人们已经做了一些相对容易的事情,例如高泄漏和低泄漏电池、时钟选通和多阈值电压。下一步是多电压域(MPD)。”

  功耗由电压的平方来决定。因此,如果设计团队可以把芯片的一部分电压从1.2V降低到1V,那么这200mV的差别可以显著降低总功耗。“多电压域是许多消费类产品在65纳米节点的一个主要步骤,”Filseth说,“相关工具需要理解MPD。时序需要理解两种不同的电压,而工具必须插入新类型的结构,如专用的电平位移器。”

  3、软硬件协同设计

  软硬件协同设计在65纳米处变得更加重要。软件开发占了芯片开发总预算的最大部分,而且如果处理不当,很容易延缓产品上市时间。设计团队必须在寄存器传输级(RTL)设计之初就开始创建软件,东芝公司系统级芯片工程中心的研发总经理Tohru Furuyama说。

  日本公司在软硬件协同设计方面已经展现出一些领先水平。“借助基于C的良好电路模型,我们可以在芯片问世前就开始软件开发,”Furuyama表示。东芝和CoWare公司已经建立了联盟以开发相关的方法学,而NEC则正在自己创建协同开发工具。

  “鉴于65纳米的掩膜组估计要花费300万美元,越来越多的公司选择开发仿真模型,以便在掩膜组生成之前就开发和测试应用软件代码,”Tharas系统公司业务发展部高级副总裁Rich Curtin说。这家硅谷的新创企业主营硬件/软件仿真工具,东芝公司是其客户。

  4、更多的设计约束

  从事65纳米设计的团队将面对更严格的约束和更多的规则。在一个设计的水平或垂直平面上必须更加严格地保持多晶硅门的方向。这是对可制造性设计的一种提升,因为它避免了光学近似校正(OPC)的失效。

  飞思卡尔半导体公司网络MPU设计部经理Dave Bearden透露:“飞思卡尔的65纳米设计团队在如何对晶体管门进行布局方面有一个更受约束的多晶硅环境(poly environment)。对一个NAND门或锁存器,我们会记下一个多段线(poly line),而且对邻近的多段线施加更严格的规则。对同一个裸片上的水平、垂直和45度的布线有严格的约束。其设计思想是保持所有走线平行或正交。”

  通过限制在后端描述IP特征方式的选项,可以更容易控制建模和晶圆制造成本,飞思卡尔65纳米设计和集成部经理Jon Cheek表示。但这样一来就会需要两个后端,这可能会使成本大幅上升,并使设计人员和IP供应商之间的沟通复杂化。

  “更严格的规则有助于发展我们的Spice模型,而且带给设计人员一种更好的描述。我们不可能建立100万个模型,并指望从这些设计中获得更多的性能。”Cheek说。

  对于65纳米节点,IBM微电子公司加入了DFM规则以建立更严格和更精细的模式,IBM系统和技术集团负责技术开发和联盟的副总裁Lisa Su表示。“我们做出一些艰难的决策,增加了65纳米节点的设计规则,将所有门都对准一个方向。这对于设计人员是痛苦的,但对于线宽控制是很重要的。”她介绍道


作者:来大伟

  在2005年VLSI技术研讨会上,当被问及向65纳米节点的设计转移是否比过去慢时,应用材料公司(Applied Materials Inc.)的首席技术官Mark Pinto表示:“并非65纳米本身出现什么问题,只是晶体管的数量增加了很多。”

  的确,当IC设计转向65纳米时,并没有出现剧烈的材料变革:从钴向镍硅化合物转变是其中的一个大调整。但是设计目标仍然要面对许多前沿领域的技术现实,工艺专家表示。以下是专家们归纳出的65纳米节点面临的10大挑战。

  1、总成本

  设计复杂度上升引发的成本增加也许会延缓向65纳米的迁移,Pinto指出。由于光刻工具和材料与90纳米节点所采用的并没有明显变化,这种转变本该比较迅速。谈到新的技术节点,工程师们首先会联想到性能增长,但是65纳米节点的吸引力在于它带来了密度优势,可在每平方毫米的面积上容纳1000万个晶体管。不过,这是利弊参半的事情。“集成仍然是一件好事,”Pinto解释道,“但它要花费大量的金钱,所以一些人也许会继续观望。”

  现在的消费类设备拥有越来越多的功能,借助65纳米工艺,每个晶体管的成本正在下降。哪些类型的应用将会更好地利用这种优势?我们须拭目以待。但Pinto表示:“有一件事情是确定的,那就是来自中国市场的需求会继续上升,而65纳米对于瞄准这个增长市场的消费类芯片而言,绝对是理想的选择。”与此同时,Pinto最大的担忧是EDA工具成本对于65纳米设计团队来说上升得太快。

  为了把成本控制在合理的范围内,新思公司的可制造性设计(DFM)资深总监Srini Raghvendra认为,工艺技术必须标准化,以便实现IP复用。与130纳米节点相比,以门数/工作日来衡量的设计生产率必须提高四倍以上,Raghvendra强调。

  2、功耗

  控制功耗会增加设计复杂性,从而使控制成本更具挑战性。“解决这个问题需要架构和系统层的决策,”Cadence公司行销经理Eric Filseth指出,“人们已经做了一些相对容易的事情,例如高泄漏和低泄漏电池、时钟选通和多阈值电压。下一步是多电压域(MPD)。”

  功耗由电压的平方来决定。因此,如果设计团队可以把芯片的一部分电压从1.2V降低到1V,那么这200mV的差别可以显著降低总功耗。“多电压域是许多消费类产品在65纳米节点的一个主要步骤,”Filseth说,“相关工具需要理解MPD。时序需要理解两种不同的电压,而工具必须插入新类型的结构,如专用的电平位移器。”

  3、软硬件协同设计

  软硬件协同设计在65纳米处变得更加重要。软件开发占了芯片开发总预算的最大部分,而且如果处理不当,很容易延缓产品上市时间。设计团队必须在寄存器传输级(RTL)设计之初就开始创建软件,东芝公司系统级芯片工程中心的研发总经理Tohru Furuyama说。

  日本公司在软硬件协同设计方面已经展现出一些领先水平。“借助基于C的良好电路模型,我们可以在芯片问世前就开始软件开发,”Furuyama表示。东芝和CoWare公司已经建立了联盟以开发相关的方法学,而NEC则正在自己创建协同开发工具。

  “鉴于65纳米的掩膜组估计要花费300万美元,越来越多的公司选择开发仿真模型,以便在掩膜组生成之前就开发和测试应用软件代码,”Tharas系统公司业务发展部高级副总裁Rich Curtin说。这家硅谷的新创企业主营硬件/软件仿真工具,东芝公司是其客户。

  4、更多的设计约束

  从事65纳米设计的团队将面对更严格的约束和更多的规则。在一个设计的水平或垂直平面上必须更加严格地保持多晶硅门的方向。这是对可制造性设计的一种提升,因为它避免了光学近似校正(OPC)的失效。

  飞思卡尔半导体公司网络MPU设计部经理Dave Bearden透露:“飞思卡尔的65纳米设计团队在如何对晶体管门进行布局方面有一个更受约束的多晶硅环境(poly environment)。对一个NAND门或锁存器,我们会记下一个多段线(poly line),而且对邻近的多段线施加更严格的规则。对同一个裸片上的水平、垂直和45度的布线有严格的约束。其设计思想是保持所有走线平行或正交。”

  通过限制在后端描述IP特征方式的选项,可以更容易控制建模和晶圆制造成本,飞思卡尔65纳米设计和集成部经理Jon Cheek表示。但这样一来就会需要两个后端,这可能会使成本大幅上升,并使设计人员和IP供应商之间的沟通复杂化。

  “更严格的规则有助于发展我们的Spice模型,而且带给设计人员一种更好的描述。我们不可能建立100万个模型,并指望从这些设计中获得更多的性能。”Cheek说。

  对于65纳米节点,IBM微电子公司加入了DFM规则以建立更严格和更精细的模式,IBM系统和技术集团负责技术开发和联盟的副总裁Lisa Su表示。“我们做出一些艰难的决策,增加了65纳米节点的设计规则,将所有门都对准一个方向。这对于设计人员是痛苦的,但对于线宽控制是很重要的。”她介绍道

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