器件的耐压就取决于高掺杂P+区与低掺杂外延层N-区的耐压
发布时间:2024/4/23 22:46:06 访问次数:49
高压的功率MOSFET的外延层对总的导通电阻起主导作用，要想保证高压的功率MOSFET具有足够的击穿电压，同时，降低导通电阻，最直观的方法就是：在器件关断时，让低掺杂的外延层保证要求的耐压等级，同时，在器件导通时，形成一个高掺杂N+区，作为功率MOSFET导通时的电流通路，也就是将反向阻断电压与导通电阻功能分开，分别设计在不同的区域，就可以实现上述的要求。
对干扰信号进行高效处理,ESD防护同样重要，NSOPA8xxx在抗ESD方面亦下足了功夫。以NSOPA801x为例,其HBM可支持高达5kV，而CDM能在2kV的静电冲击下保持稳健。
NSOPA8xxx系列为客户提供输入输出轨到轨性能，输入的共模范围为 V--0.2到 V++0.2。输出轨到轨性能在5.5V供电和2k负载下，最大输出信号与电源之差可做到35mV。
直流共模抑制比(DC CMRR)在5.5V供电条件下表现出色，主输入对区间的典型值99dB以上，CMRR对高频共模变化的抑制作用也尤为显著。
垂直导电N+区夹在两边的P区中间，当MOS关断时，形成两个反向偏置的PN结：P和垂直导电N+、P+和外延epi层N-。
同时，P+和外延层N-形成PN结也是反向偏置形，产生宽的耗尽层，并建立垂直电场。
由于垂直导电N+区掺杂浓度高于外延区N-的掺杂浓度，而且垂直导电N+区两边都产生横向水平电场，这样垂直导电的N+区整个区域基本上全部都变成耗尽层，即由N+变为N-，这样的耗尽层具有非常高的纵向的阻断电压，因此，器件的耐压就取决于高掺杂P+区与低掺杂外延层N-区的耐压。
深圳市品德冠科技有限公司http://jzs66.51dzw.com
高压的功率MOSFET的外延层对总的导通电阻起主导作用，要想保证高压的功率MOSFET具有足够的击穿电压，同时，降低导通电阻，最直观的方法就是：在器件关断时，让低掺杂的外延层保证要求的耐压等级，同时，在器件导通时，形成一个高掺杂N+区，作为功率MOSFET导通时的电流通路，也就是将反向阻断电压与导通电阻功能分开，分别设计在不同的区域，就可以实现上述的要求。
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直流共模抑制比(DC CMRR)在5.5V供电条件下表现出色，主输入对区间的典型值99dB以上，CMRR对高频共模变化的抑制作用也尤为显著。
垂直导电N+区夹在两边的P区中间，当MOS关断时，形成两个反向偏置的PN结：P和垂直导电N+、P+和外延epi层N-。
同时，P+和外延层N-形成PN结也是反向偏置形，产生宽的耗尽层，并建立垂直电场。
由于垂直导电N+区掺杂浓度高于外延区N-的掺杂浓度，而且垂直导电N+区两边都产生横向水平电场，这样垂直导电的N+区整个区域基本上全部都变成耗尽层，即由N+变为N-，这样的耗尽层具有非常高的纵向的阻断电压，因此，器件的耐压就取决于高掺杂P+区与低掺杂外延层N-区的耐压。
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