输入和输出FIFO要2个BRAM72K存储块创建一个256位宽组合存储器
发布时间:2023/7/27 12:56:45 访问次数:97
AlexNet图像和内核大小配置了MLP_Conv2D设计，但是2D卷积是一个通用过程，因此可以重新配置该设计并使其适应许多不同的2D方法。
2D卷积的一般原理是在图像（实际上是另一个2D矩阵）上传递内核（2D矩阵）。
AlexNet输入图像为227×227;但是，此图像的stride为4（在计算之间内核移动了四个像素）。此过程导致输出结果矩阵为54×54= 2916个结果。因此，对于一幅图像需要363×2916 =1,058,508次乘法；即处理一个图像需要进行一百万次以上的累加运算。
设计被安排为使用与两个NAP相关联的四列MLP。第一列和最后一列都使用14个MLP，剩下两个MLP位置分别用于输入和输出FIFO。中间两列使用所有16个可用的MLP。各列的排列方式是使第一列（底部具有输入FIFO存储器）与NAP相邻，以改善时序。
在全芯片构建中使用40个实例时，尽力使每个实例都使用NAP与内存进行通信。结果，FMax仍能达到750MHz，并使用掉芯片中的所有80个NAP以及94％的MLP和BRAM72K。
BRAM在写侧配置为72位，而读取设置为144位。在操作期间，仅将96位用作内核权重，即读取为4个权重×3层×8位。
初始图像数据从NAP读取到输入FIFO中，该输入FIFO用于将图像存储为一系列行。尽管此输入存储器被列为FIFO，但仍可作为可重复读取的FIFO，因为可以多次从中读取行。该存储器配置为144位宽，仅使用96位，由两个BRAM72K组成。
每个字由4个像素×3层×8位组成。初始化时，将读取足够的行以匹配内核中的行数加上垂直跨步所需的行数。
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AlexNet图像和内核大小配置了MLP_Conv2D设计，但是2D卷积是一个通用过程，因此可以重新配置该设计并使其适应许多不同的2D方法。
2D卷积的一般原理是在图像（实际上是另一个2D矩阵）上传递内核（2D矩阵）。
AlexNet输入图像为227×227;但是，此图像的stride为4（在计算之间内核移动了四个像素）。此过程导致输出结果矩阵为54×54= 2916个结果。因此，对于一幅图像需要363×2916 =1,058,508次乘法；即处理一个图像需要进行一百万次以上的累加运算。
设计被安排为使用与两个NAP相关联的四列MLP。第一列和最后一列都使用14个MLP，剩下两个MLP位置分别用于输入和输出FIFO。中间两列使用所有16个可用的MLP。各列的排列方式是使第一列（底部具有输入FIFO存储器）与NAP相邻，以改善时序。
在全芯片构建中使用40个实例时，尽力使每个实例都使用NAP与内存进行通信。结果，FMax仍能达到750MHz，并使用掉芯片中的所有80个NAP以及94％的MLP和BRAM72K。
BRAM在写侧配置为72位，而读取设置为144位。在操作期间，仅将96位用作内核权重，即读取为4个权重×3层×8位。
初始图像数据从NAP读取到输入FIFO中，该输入FIFO用于将图像存储为一系列行。尽管此输入存储器被列为FIFO，但仍可作为可重复读取的FIFO，因为可以多次从中读取行。该存储器配置为144位宽，仅使用96位，由两个BRAM72K组成。
每个字由4个像素×3层×8位组成。初始化时，将读取足够的行以匹配内核中的行数加上垂直跨步所需的行数。
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