伪发射极耦合逻辑(PECL)以及转换器/晶体管逻辑(TTL)驱动器与接收机，其中包括业界第一款3.3-V PECL转换器以及五款直接替换杰尔系统公司(Agere)已停用的转换器的器件。

这些器件可在差动输入逻辑电平与TTL输出逻辑电平之间进行转换。根据设计，用于处理平衡传输线路上的数字数据或时钟信号，是诸如电信与医学成像等应用领域的最佳选择.

抖动成形是指时钟系统中的时钟输出管理和滤波。一般的DPLL会产生全部频率的宽带相位噪声，使得APLL滤波更加困难，因而降低了整体抖动性能。卓联的频率DPLL综合技术可有效滤除低频相位噪声，设计人员因而得以将APLL专注于消除高频相位噪声这一核心作用。 

时钟芯片组合，可为SONET/SDH（同步光纤网络/同步数字系列）和PDH（准同步数字系列）系统提供业界最全的功能集和最佳性能。卓联的DPLL（数字PLL）和APLL（模拟PLL）针对从企业到网络核心的广泛领域的线路卡应用。

随着日益复杂的网络架构和更高速传输系统的部署，可靠的网络时钟和同步的获得变得越来越困难。

为确保电信级性能，设备必须使用DPLL和APL的前后组合来提供优越的时钟功能和性能，同时还要以较大的抖动冗余度来满足系统兼容的要求。但是，目前市场上的方案需要同时使用不同厂家的多个产品，因而常常使抖动性能和功能集无法达到最佳化。

芯片直接针对上述基本问题的解决。与竞争产品相比，ZLä30106 DPLL具有无可比拟的OC-3抖动冗余度，提供了包括无缝参考切换、参考监测和保持在内的业界最全的功能组合。结合ZL30416 APLL，卓联具有自主产权的DPLL频率综合技术可将低频相位噪声降至最低，从而允许设计人员优化APLL带宽和获得优越的整体抖动性能及无差错传输。

微控制器芯片中集成了OzROM存储器，这样，与采用掩模ROM存储器的普通微控制器相比，从收到客户ROM代码到产品发货的时间可以缩短一半以上。另外，已经建立了专门生产QzROM微控制器的系统，可以提供各种封装，例如LQFP ，目标是在为期七天的时间内交货。新开发的 QzROM 可编程存储器的费用与掩模式ROM存储器的费用相似。

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