4nm节点多芯片系统集成封装产品出货，最大封装体面积约为1500mm2的系统级封装。

面向Chiplet（小芯片）的高密度多维异构集成技术平台XDFOI™，利用协同设计理念实现了芯片成品集成与测试一体化，涵盖2D、2.5D、3D Chiplet集成技术。

经过持续研发与客户产品验证，长电科技XDFOI™不断取得突破，可有效解决后摩尔时代客户芯片成品制造的痛点，通过小芯片异构集成技术，在有机重布线堆叠中介层（RDL Stack Interposer，RSI）上，放置一颗或多颗逻辑芯片（CPU/GPU等），以及I/O Chiplet和/或高带宽内存芯片（HBM）等，形成一颗高集成度的异构封装体。

由于调整管和电流设置电阻而存在较大功耗。该电路的优点是简单、没有任何EMI，但它仅适用于低电压应用，而且存在一定的发热。

基本的开关模式调节方案，功耗主要来自检流电阻的能量损耗。该方案效率极高，并可重新配置实现升压。不过，电路相对复杂并且会产生EMI。

为了降低检流电阻的功耗，应采用低损耗电流检测电路，例如采用电阻/运放结合的方式提供开关转换器所要求的反馈电压。

专用的精密检流放大器，例如MAX9938T，为检流电阻两端的电压产生25V/V的检测增益。这一方案能够把反馈电路的损耗降至几十毫瓦。

由于CTE不匹配会影响封装的可靠性，符合高度要求的Bump在这方面会起到积极的作用。

这就要求钢网印刷过程可靠地沉积稳定的锡膏量，以产生坚固的互连。锡膏从钢网孔的释放是由锡膏在钢网孔侧壁和晶圆焊盘之间的相互作用决定的。据文献记载，为了从钢网印刷中获得良好的膏体释放效率，模板开孔面积比 [开孔面积比=开口面积/孔壁面积应大于0.66。

该比率限制了给定孔径大小的模板厚度，并要求使用更薄的模板来印刷更细的间距。随着钢网制作工艺的提升，钢网开孔的面积比可以适当降低.

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