256-通道ZL50211器件容量15%减少布线阶段的信号交叉
发布时间:2021/11/15 19:53:21 访问次数:866
FPGA设计开始于选择最能满足系统需求的Altera器件开始，如I/O管脚数量、LVDS通道数、时钟和PLL资源、嵌入式RAM数量、DSP模块以及收发器个数等等。当一个选择的器件的资源和性能能够满足需求，原理图和FPGA HDL设计可以进行了。
由于FPGA 大部分I/O管脚的可编程性，在此阶段小心的管脚规划可以帮助减少布线的复杂度和减少PCB层数。利用一下惯例产生原理图符号。
考虑电路板上系统级的器件互联布局规划，尽可能减少布线阶段的信号交叉。可编程I/O命名时最好可以指示它们暗含的功能，以使原理图具有可读性。
产品种类: 专业电源管理 (PMIC)
RoHS: 详细信息
系列: UC3902
类型: Controller
安装风格: Through Hole
封装 / 箱体: PDIP-8
输出电流: 150 uA
输入电压范围: 2.7 V to 20 V
最小工作温度: 0 C
最大工作温度: + 70 C
封装: Tube
商标: Texas Instruments
工作电源电流: 6 mA
工作电源电压: 2.7 V to 20 V
产品类型: Power Management Specialized - PMIC
子类别: PMIC - Power Management ICs
单位重量: 528.600 mg
Zarlink最新的VEC芯片满足了客户对于可经济地提供电信级语音质量的高密度回声消除器件的要求。我们的成品器件可使设备供应商的产品设计速度比采用基于DSP(数字信号处理器)的设计方式更快。这些器件还比VEC模块更小，更便宜。
其它供应商的VEC器件最多可消除32个通道的回声，这一容量还不到Zarlink公司288-通道 ZL50212 和 256-通道 ZL50211器件容量的15%。
(素材来源：ttic和eccn.如涉版权请联系删除。特别感谢）
FPGA设计开始于选择最能满足系统需求的Altera器件开始，如I/O管脚数量、LVDS通道数、时钟和PLL资源、嵌入式RAM数量、DSP模块以及收发器个数等等。当一个选择的器件的资源和性能能够满足需求，原理图和FPGA HDL设计可以进行了。
由于FPGA 大部分I/O管脚的可编程性，在此阶段小心的管脚规划可以帮助减少布线的复杂度和减少PCB层数。利用一下惯例产生原理图符号。
考虑电路板上系统级的器件互联布局规划，尽可能减少布线阶段的信号交叉。可编程I/O命名时最好可以指示它们暗含的功能，以使原理图具有可读性。
产品种类: 专业电源管理 (PMIC)
RoHS: 详细信息
系列: UC3902
类型: Controller
安装风格: Through Hole
封装 / 箱体: PDIP-8
输出电流: 150 uA
输入电压范围: 2.7 V to 20 V
最小工作温度: 0 C
最大工作温度: + 70 C
封装: Tube
商标: Texas Instruments
工作电源电流: 6 mA
工作电源电压: 2.7 V to 20 V
产品类型: Power Management Specialized - PMIC
子类别: PMIC - Power Management ICs
单位重量: 528.600 mg
Zarlink最新的VEC芯片满足了客户对于可经济地提供电信级语音质量的高密度回声消除器件的要求。我们的成品器件可使设备供应商的产品设计速度比采用基于DSP(数字信号处理器)的设计方式更快。这些器件还比VEC模块更小，更便宜。
其它供应商的VEC器件最多可消除32个通道的回声，这一容量还不到Zarlink公司288-通道 ZL50212 和 256-通道 ZL50211器件容量的15%。
(素材来源：ttic和eccn.如涉版权请联系删除。特别感谢）
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