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52引脚的芯片级塑料四方扁平封装内核速度

发布时间:2020/12/30 0:42:13 访问次数:302

多端口DDR 存储器控制器,我们集中在把多主控子系统的性能最大化,提供高度可配置内核给不用定制的标准和能定制DDR控制器前端接口的两种不同的用户。多端口DDR存储器控制器完全支持LSI Logic 公司的CoreWare®程序,使它很容易用预先设计和预先验证的内核库以及客户设计的逻辑电路来进行集成。

DDR SDRAM存储器核的性能。DDR PHY SDRAM核提供DDR存储器控制器和DDR SDRAM存储器之间方便的接口,接口是8位宽的,能用在并行接口,以处理32/64/128位宽度的数据总线,支持X4,X8,X16和X32的存储器宽度。

高性能 8 位 68HC08 CPU

快至 125毫微秒的最小指令周期

包含乘除运算的高效指令集

16 种灵活的寻址模式,包括与16位栈指针的双对堆栈操作

AduC832,AduC842,除了由32KHz晶体和片上的PLL产生的高频工作时钟外,其它分别和AduC831/41相同。AduC831/32有8通道200KSPS的ADC和100ppm/度的基准电压。AduC841/42提供更高吞吐量的8通道ADC(高达400KSPS),更高精度的基准电压(20ppm/度)和增强I2C接口以及更高内核速度。

AduC836是AduC816存储器扩充版,包括有双16位Sigma-Delta ADC,12位DAC,温度传感器,基准电压和上面描述的同样数字外设。对于24位性能,AduC824/34提供完全兼容的升级路径。所有器件都是52引脚的更小的(8x8mm)芯片级塑料四方扁平封装。

(素材来源:eccn.如涉版权请联系删除。特别感谢)

多端口DDR 存储器控制器,我们集中在把多主控子系统的性能最大化,提供高度可配置内核给不用定制的标准和能定制DDR控制器前端接口的两种不同的用户。多端口DDR存储器控制器完全支持LSI Logic 公司的CoreWare®程序,使它很容易用预先设计和预先验证的内核库以及客户设计的逻辑电路来进行集成。

DDR SDRAM存储器核的性能。DDR PHY SDRAM核提供DDR存储器控制器和DDR SDRAM存储器之间方便的接口,接口是8位宽的,能用在并行接口,以处理32/64/128位宽度的数据总线,支持X4,X8,X16和X32的存储器宽度。

高性能 8 位 68HC08 CPU

快至 125毫微秒的最小指令周期

包含乘除运算的高效指令集

16 种灵活的寻址模式,包括与16位栈指针的双对堆栈操作

AduC832,AduC842,除了由32KHz晶体和片上的PLL产生的高频工作时钟外,其它分别和AduC831/41相同。AduC831/32有8通道200KSPS的ADC和100ppm/度的基准电压。AduC841/42提供更高吞吐量的8通道ADC(高达400KSPS),更高精度的基准电压(20ppm/度)和增强I2C接口以及更高内核速度。

AduC836是AduC816存储器扩充版,包括有双16位Sigma-Delta ADC,12位DAC,温度传感器,基准电压和上面描述的同样数字外设。对于24位性能,AduC824/34提供完全兼容的升级路径。所有器件都是52引脚的更小的(8x8mm)芯片级塑料四方扁平封装。

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