基于大数据挖掘和人工智能算法的先进时序分析和优化引擎，可以快速处理海量设计数据，支持AOCV/POCV/SBOCV等条件，基于时序路径分析，提供更加准确的时序信息和优化方案;先进的物理分析引擎，支持先进工艺下的物理约束，更好的处理布线拥挤问题，可以针对复杂层次化设计中逻辑管脚上的时序违反进行优化。

强大的时序检查及交互式ECO功能，帮助用户快速修复最后阶段的hot-path。卓越的图形用户界面设计，强调用户体验，方便浏览版图和检查时序路径，完成交互式ECO的操作，并获得所见即所得的可视化结果报告。

通过集成Innovus™ 设计实现系统，设计师可以在流程的不同阶段运行Pegasus验证系统并执行各项检查，主要包括：签核DRC和多重曝光分解;执行色彩平衡校验以提升良率;填充时序感知金属以减少时序收敛迭代;工程设计更改(ECO)期间的增量DRC和金属填充以缩短周转时间;以及全芯片DRC。

全新时序优化解决方案ICExplorer-XTop 和SPICE级别快速准确Silicon-aware Timing Sign-off解决方案ICExplorer-XTime。上述方案可有效提升SOC设计效率，使芯片在性能、功耗与面积上取得最佳表现并显著提升成品率。

基于FPGA的新一代原型验证平台，业界领先的Cadence 验证套件家族新成员

设计初始启动时间平均缩短 80%

Protium S1与Palladium Z1企业级仿真平台前端流程一致，容易实施和快速启动

支持的设计规模较上一代产品提高6倍

全新基于FPGA的Protium™ S1原型验证平台。借由创新的实现算法，平台可显著提高工程生产效率。Protium S1与Cadence® Palladium® Z1企业级仿真平台前端一致，初始设计启动速度较传统FPGA原型平台提升80%。Protium S1采用Xilinx® Virtex™ UltraScale™ FPGA技术，设计容量比上一代平台提升6倍，性能提高2倍。产品正式发布之前，Protium S1已被网络、消费者类和存储类市场多家厂商先期采用。