时钟波形与芯片DIE TTL和正弦选项

发布时间:2020/11/30 0:50:08 访问次数:1523

信号回沟，即波形边缘的非单调性，是时钟的大忌，尤其是出现在信号的门限电平范围内时，由于容易导致误触发，更是凶险无比。所以当客户测试发现时钟信号回沟，抱着一心改板的沉痛心情找到高速先生时，高速先生丝毫不敢大意，一番分析确认之后，给出的答复却让客户喜出望外：测试点的时钟回沟是真实存在的，但是芯片得到的时钟信号质量却没有问题，单板的时钟信号没问题，可以放心使用。

看到这样的结果，客户既喜且疑，喜的是芯片上的时钟信号正常，疑的是测试点明明就在芯片背面的过孔处，为何测试得到的时钟波形会与芯片DIE上的天差地别。

对各种配置的各种TTL、CMOS和正弦XO确定了设计、封装和功能评估标准。请从我们的网站下载这些规范。

8种封装选项

引线成型选项

25°C时频率精度为±15 ppm

–55°C至+125°C时温度稳定性为

±50 ppm

提供CMOS、TTL和正弦选项

300 krad TID选项

120 MeV-cm2

/mg SEL选项

90 MeV-cm2

/mg SET选项

OS-68338

测试最尴尬的莫过于“所测非所得”，出现这种情况，很多时候与测试点的位置选择有关，比如本案例：看起来芯片背面的过孔似乎距离芯片最近，最能反映芯片接收信号的真实情况，其实不然，我们最终需要关注的是芯片DIE上的信号，而芯片的DIE与PIN之间还隔着千山万水——芯片内部封装布线，尤其是封装较大的BGA芯片，封装布线的影响更加明显，这也是很多芯片会提供封装补偿（Pin-delay）的原因。

实际测试点与芯片DIE之间的走线（本案例中，主要是指封装布线）上的反射，导致了该点的时钟信号回沟，在DIE上的理想测试点的波形则不存在这个问题。而客户提供FPGA相应的时钟信号Pin-delay数据与PIN-DIE之间的仿真延时基本吻合，也从侧面印证了封装布线的影响。