实时处理大带宽数据的快速压缩和存储，是下一代高吞吐量卫星服务所必需的。问题是如何找到一款合适的有足够容量、速度和可靠性的宇航级大容量存储器。

SDRAM是一种快速大容量的半导体技术，它由单元的逻辑阵列和基本的存储元件组成，每个存储元件都包括一个电容和一个FET组成的控制门电路。每个单元存储一个比特，下图是一个简单的4比特存储器。每一行的电压控制晶体管的通断，并对相关的电容充电或放电。在每个所需的“字线”充电之后，列选择器选择对应的电容，准备接下来的读/写操作。由于自放电效应，这些单元必须周期性刷新，包括读和数据写回的操作。

对于防辐射性能，DDR4T04G72的SEL阈值超过60.8 MeV.cm2/mg，SEU和SEFI的阈值分别是8.19和2.6 MeV.cm2/mg，目标100 krad(Si)TID免疫。

SDRAM架构包含许多存储单元，这些存储单元组成行和列的二维阵列。要选择某一个比特，需首先确定对应的行，然后确定对应的列。当对应的行开启时，可以访问多个列，从而提高连续读/写的速度并降低延迟。

为了增加字容量，存储器使用多个阵列，这样当需要进行一次读/写操作时，存储器只需要寻址一次访问每个阵列中的1个比特。

为了增加存储器的整体容量，SDRAM的内部结果还包含多个bank，这些bank互相交织，进一步提高了性能，并可以独立寻址。

当需要执行读或写操作时，首先存储器控制器发出ACTIVE命令，激活对应的行和bank。操作执行完毕后，PRECHARGE命令关闭一个或多个bank中的一个对应的行。除非之前的行被关闭，否则无法打开新的行。

SDRAM的操作通过如下的控制信号实现：片选(CS)、数据屏蔽(DQM)、写使能(WE)、行地址选通(RAS)和列地址选通(CAS)。后面的三个信号决定发出哪个命令，如下表所示：

DDR3型SDRAM的外部总线速度是DDR2双倍I/O传送速率的两倍，使用8n预读取架构。它的内部数据路径的宽度是8比特，而DDR2是4比特。DDR3的时钟频率可设置成DDR2的一半，实现相同的传输速度；或相同的速率，实现双倍的信息带宽。

为了实现下一代高吞吐量卫星的服务，未来的载荷需要更快、更大容量、更小尺寸和更低功耗的星载存储器。小卫星星座对尺寸和功耗有更严格的限制，而OEM厂商也需要更大的存储带宽实现实时应用。

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