LVDS中的阻抗必须更加严格控制。在LVDS中，负载阻抗应约为100 Ω，通常通过LVDS接收器上的并联端接电阻实现。LVDS信号还应采用受控阻抗传输线进行传输。差分阻抗保持在100 Ω时，所需的单端阻抗为50 Ω。典型LVDS输出驱动器。

典型LVDS输出驱动器,LVDS输出驱动器拓扑结构，电路工作时输出电源会产生固定的直流负载电流。这可以避免输出逻辑状态跃迁时典型CMOS输出驱动器中出现的电流尖峰。电路中的标称源电流/吸电流设为3.5 mA，使得端接电阻100 Ω时典型输出电压摆幅为350 mV。电路的共模电平通常设为1.2 V，兼容3.3 V、2.5V和1.8 V电源电压。

有两种书面标准可用来定义LVDS接口。最常用的标准是ANSI/TIA/EIA-644规格，另一种是IEEE标准1596.3。

CML输出驱动器用在JESD204接口，这种接口目前用于最新转换器。采用具有JESD204接口的CML驱动器后，转换器输出端的数据速率可达12 Gbps(当前版本JESD204B规格)。需要的输出引脚数也会大幅减少。时钟内置于8b/10b编码数据流，因此无需传输独立时钟信号。数据输出引脚数量也得以减少，最少只需两个。

转换器的分辨率、速度和通道数的增加，数据输出引脚数可能会相应调整，以满足所需的更高吞吐量。由于使用CML驱动器采用的接口通常是串行接口，引脚数的增加与CMOS或LVDS相比要少得多(在CMOS或LVDS中传输的数据是并行数据，需要的引脚数多得多)。

LVDS需要特别注意信号路由的物理布局，但在采样速率达到200 MSPS或更高时可以为转换器提供许多优势。LVDS的恒定电流使得可以支持许多输出，无需CMOS要求的大量电流吸取。LVDS还能以双倍数据速率(DDR)模式工作，其中两个数据位可以通过同一个LVDS输出驱动器。

与CMOS相比，可以减少一半的引脚数。还降低了等量数据输出的功耗。对转换器数据输出而言，LVDS确实相比CMOS具有诸多优势，但也和CMOS一样存在一些限制。随着转换器分辨率的增加，LVDS接口所需的数据输出量会变得更难针对PCB布局进行管理。转换器的采样率最终会使接口所需的数据速率超出LVDS的能力。

CML输出驱动器转换器数字输出接口的最新趋势是使用具有电流模式逻辑(CML)输出驱动器的串行接口。高分辨率(≥14位)、高速(≥200 Msps)和需要小型封装与低功耗的转换器会使用这些类型的驱动器。

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