多功能引脚、I/O标准、端接方案和差分对的FPGA在信号分配方面也具有最复杂的设计指导原则。尽管Altera的FPGA器件没有设计指导原则(因为它实现起来比较容易)，但赛灵思的FPGA设计指导原则却很复杂。但不管是哪一种情况，在为I/O引脚分配信号时，都有一些需要牢记的共同步骤：

一个电子数据表列出所有计划的信号分配，以及它们的重要属性，例如I/O标准、电压、需要的端接方法和相关的时钟。

检查制造商的块/区域兼容性准则。

考虑使用第二个电子数据表制订FPGA的布局，以确定哪些管脚是通用的、哪些是专用的、哪些支持差分信号对和全局及局部时钟、哪些需要参考电压。

利用以上两个电子数据表的信息和区域兼容性准则，先分配受限制程度最大的信号到引脚上，最后分配受限制最小的。

按照受限制程度重新分配信号总线。在这个阶段，可能需要仔细权衡同时开关输出(SSO)和不兼容I/O标准等设计问题，尤其是当你具有很多个高速输出或使用了好几个不同的I/O标准时。

如果你的设计需要局部/区域时钟，你将可能需要使用高速总线附近的管脚，最好提前记住这个要求，以免最后无法为其安排最合适的引脚。

如果某个特定块所选择的I/O标准需要参考电压信号，记住先不要分配这些引脚。差分信号的分配始终要先于单端信号。如果某个FPGA提供了片内端接，那么它也可能适用于其他兼容性规则。

由低到高转换也会导致VCC下降。由于电容通常安放在VCC和接地层之间，因此SSN典型地存在于这两个地方。由低到高转变时地反弹也有可能出现。 于是，SSO变成了干扰信号，它会产生可能耦合到邻近信号的噪声。对于某个区域而言太多SSO可能会导致电源的扰动。

由于以下2个原因，SSO已经变成一个必须认真对待的问题：

切换时间大幅下降;

过孔尺寸和走线宽度的减小加上更大的板厚度已经推高了板极电感，这将大幅增加出现地反弹的可能性。更大的负载电容也可能导致SSN，虽然程度上会轻一点。当有效VCC低于期望值，从而导致I/O缓存的转换速度低于期望速度时，SSN也可能导致时序问题变得突出起来。

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