全新全方位互连（Omni-Directional Interconnec，ODI）技术为多芯片封装中的小芯片之间的全方位互连通信提供了更大的灵活性。ODI通过垂直大通孔（large vias）从封装基板向上方芯片直接供电，上方芯片可以与其他小芯片（chiplet）进行类似于EMIB中的水平通信，上方芯片还可以通过硅通孔（TSV）实现和下方裸片进行类似Foveros中的垂直通信。同时，ODI减少了下方裸片中所需的硅通孔数量，实现了更小的TSV裸片面积，做到封装成品上下面积尺寸一致。

应对新型封装技术，英特尔不仅在互连方面推出了ODI，也同步推出了新型多模接口技术（Management Data Input/Output，MDIO）。

英特尔新型接口技术方面进行快速叠代研发，2014年推出了AIB，2017年成功应用于DAPRA芯中中，针脚速度会达到2.0Gbps，Shoreline带宽密度每平方毫米可以达到63Gbps，Areal带宽密度每平方毫米可达150 GBps，物理层的能耗效率是0.85pJ/b。

MDIO是基于其高级接口总线（AIB）物理层互连技术，可以支持对小芯片IP模块库的模块化系统设计，能够提供更高能效，实现AIB技术两倍以上的响应速度和带宽密度。针脚速度会达到5.4Gbps，Shoreline带宽密度每平方毫米可以达到200Gbps，Areal带宽密度每平方毫米可达198 GBps，物理层的能耗效率是0.5pJ/b。

第一代CoWoS采用65纳米工艺，线宽可以达到0.25?m，实现4层布线，为FPGA、GPU等高性能产品的集成提供解决方案。赛灵思（Xilinx）型号为“Virtex-7 2000T FPGA”的产品是最具代表性的CoWoS产品之一。

基于2.5D转接板技术的Virtex-7 2000T FPGA产品将四个不同的28纳米工艺的FPGA芯片，实现了在无源硅中介层上并排互联，同时结合微凸点工艺以及TSV技术，构建了比其他同类型组件容量多出两倍且相当于容量达2000万门ASIC的可编程逻辑器件，实现了单颗28纳米FPGA逻辑容量，超越了摩尔定律限制。赛灵思借助台积电（TSMC）的2.5D-TSV转接板技术。

CoWoS技术目前已经扩展至7纳米，能够在尺寸达二倍光罩大小的硅基板（Silicon Interposer）上异质整合多颗7纳米系统单晶片与第二代高频宽存储器（High Bandwidth Memory 2，HBM2）。

台积电InFO技术，通过将芯片埋入模塑料，以铜柱实现三维封装互连。InFO技术为苹果A10、A11、A12处理器和存储器的PoP封装提供了新的封装方案，拓展了WL-FO的应用，让Fan-Out技术成为行业热点。

A11处理器尺寸10mm×8.7mm, 比A10处理器小30%以上，塑封后表面3层布线，线宽8?m，密度并不高，主要原因还是重构模塑料圆片表面布线良率和可靠性问题。A11处理器InFO PoP的封装尺寸13.9×14.8mm，与A10相比小8%，厚度790m。

台积电InFO技术的成功得益于强大的研发能力和商业合作模式。推出InFO技术，是为了提供AP制造和封装整体解决方案，即使在最初良率很低的情况下，台积电也能持续进行良率提升，这对封测厂来说是不可能的。

InFO技术的巨大成功推动制造业、封测业以及基板企业投入了大量人力物力开展三维扇出技术的创新研发。业界也发现，很多原本需要2.5D TSV转接板封装可以通过三维扇出来完成，解决了TSV转接板成本太高，工艺太复杂的问题。

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