Stratix 10 FPGA还采用EMIB将来自三个不同代工厂的I / O小芯片和HBM连接在一起，这些代工厂使用六个不同的技术节点制造，并封装在一个封装中。通过将收发器，I / O和内存与核心结构分离，英特尔可以为每个die选择晶体管设计。添加对CXL，更快的收发器或以太网的支持，就像换掉那些通过EMIB连接的模块化砖一样容易。

使用高级接口总线标准化芯片对芯片的集成，在小芯片可以混合和匹配之前，可重用的IP块必须知道如何通过标准化接口相互通信。对于Stratix 10 FPGA，英特尔的嵌入式桥接器在其核心结构和每个图块之间都带有高级接口总线（AIB）。

AIB旨在用类似主板通过PCI Express集成元件相似的方式在封装上实现模块化集成。尽管PCIe通过很少的电线驱动非常高的速度，AIB利用EMIB的密度来创建一个宽的并行接口，该接口以较低的时钟速率运行，从而简化了发送和接收电路，同时仍然实现了非常低的延迟。

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可以使用高级接口总线通过硅桥或中介层连接封装上的可重用IP块，以通过广泛的并行连接移动数据。

第一代AIB提供2 Gb / s有线信号传输，从而使英特尔能够实现异构集成以及单片SoC一样的性能。预计将于2021年推出的第二代版本将支持每条导线高达6.4 Gb / s的传输速度，凸点间距小至36微米，每位传输的功率更低以及与现有AIB实现的向后兼容性。

AIB在封装方面是不可知的。尽管英特尔使用EMIB来连接，但台积电的晶圆上晶圆上芯片（CoWoS）技术也可以搭载AIB。

英特尔成为由Linux基金会托管的接口，处理器和系统通用硬件联盟（CHIPS）联盟的成员，以贡献AIB许可证作为开源标准。这个想法是为了鼓励行业采用，并促进配备AIB的小芯片库。

Foveros在第三维上提高密度,将SoC分解为可重用的IP块并将其与高密度桥接器水平集成是Intel计划利用制造效率并继续扩展性能的方法之一。根据公司的封装技术路线图，下一步要进行的工作涉及使用细间距的微型凸台将die彼此面对面地堆叠在一起。英特尔称之为Foveros的这种三维方法可缩短die之间的距离，并使用较少的功率移动数据。英特尔的EMIB技术的额定值为大约0.50 pJ /位，而Foveros的额定值为0.15 pJ /位。

Lakefield是第一款基于Foveros 3D裸片堆叠的产品，在计算裸片（10nm）下包括一个基础裸片（22FFL），所有这些均由堆叠式封装内存所构成。

Foveros允许英特尔为其堆栈的每一层选择最佳的处理技术。Foveros的第一个实现（代号为Lakefield）将处理核心，内存控制和图形塞入以10nm制造的芯片中。该小芯片位于基本芯片的顶部，该芯片包含您通常在平台控制器中枢中找到的功能（音频，存储，PCIe等），该功能以14nm低功耗工艺制造。

(素材：chinaaet和ttic.如涉版权请联系删除）