为了提高信道的有效利用率，如前所述采用了不等待确认帧返回就连续发送若干帧的方案。由于允许连续发送多个未被确认的帧 ，帧号就需采用多位二进制才能加以区分。因为凡被发出去尚未被确认的帧都可能出错或丢失而要求重发，因而这些帧都要保留下来。发送方有较大的发送缓冲区保留可能要求重发的未被确认的帧。

缓冲区容量总是有限的，如果接收方不能以发送方的发送速率处理接收到的帧，则还是可能用完缓冲容量而暂时过载。为此，可引入类似于空闲RQ控制方案的调整措施，其本质是在收到一确定帧之前，对发送方可发送的帧的数目加以限制。这是由发送方调整保留在重发表中的待确认帧的数目来实现的。如果接收方来不及时对心到的帧进行处理，则便停发确认信息，此时发送方的重发送方的重发表就会增长，当达到重发表限度时，发送方就不再发送新帧，直至再次收到确认信息为止。

发送方存放待确认帧的重发表中，应设置待确认帧数目的最大限度，这一限度被称为链路的发送窗口。如果窗口设置为1，即发送方缓冲能力仅为一个帧，则传输控制方案就回到了空闲RQ方案，此时传输效率很低。故窗口限度应选为使接收方尽量能处理或接受收到的所有帧。当然选择时还必须考虑诸如帧的最大长度、可使用的缓冲存空间以及传输速率等因素。

制造商:TE Connectivity产品种类:编码器RoHS:是系列:DP11产品:Magnetic Encoders端接类型:Through Hole轴类型:Round / Plain带开关:Pushbutton Switch封装:Bulk大小/尺寸:11.7 mm x 13.8 mm商标:TE Connectivity / Citec产品类型:Encoders工厂包装数量:1000子类别:Encoders零件号别名:5-1879323-1

高速数据传输技术是现代信息技术的前沿科技，同时也是整个数据链技术的瓶颈之一，为此技术人员不断地寻找新的方法。CPCI(Compact PCI)总线就是其中一个解决方案。CPCI总线是当前流行的高速嵌入式计算机总线，目前大多数嵌入式计算机系统的接口最终都要经过CPCI总线与计算机内存进行交互。CPCI的总线规范保证了其具有良好的兼容性和可靠性。

系统主要由PCI9054和FPGA构成，系统结构图以及信号连接。通过利用FPGA的可编程性，可实现更多的扩展功能，如与DSP，A/D等不同速率间接高速通信等。协议转换芯片PCI9054的作用就是保证本地数据采集板卡和主CPU板卡之间的数据可以高速准确地传输。

整个CPCI接口的设计思路为：FPGA通过桥接芯片PCI9054与CPCI总线连接，其内部使用异步双口RAM来进行高速数据的缓冲，通过使用VerilogHDL语言编程来控制FPGA中的异步双口RAM，以实现系统数据在嵌入式CUP板卡内存与CPCI板卡之间的高速传输。

PCI9054提供了3种物理总线接口：CPCI总线接口、LOCAL总线接口和串行EPROM接口。其中CPCI总线接口协议在嵌入式操作系统中的驱动包已经带有，而串行EEPROM的初始化是由PLX公司的PLXMON软件在嵌入式操作系统中进行在线烧写的，所以本系统设计的重点就是关于LOCAL总线接口的控制.