TA7681随着工作空间越来越小，将信号完整性（SI）分析过程进一步推向上游变得越来越重要，以便在设计过程中更早地定位问题、应对挑战，从而减轻流程后端的风险。这需要传统方法的一些转变，以及用于建模串行器/解串器或用于发送和接收高速信号的“SerDes”器件的新技术。这种前期的劳动成果包括设计中优化的材料清单（BOM），以及实现约束驱动印刷电路板（PCB）物理布局过程的约束。结合高效的布局后互连提取和自动化合规检查，能够确保给制造商验收您的设计，没有意外或进度影响，并在硬件方面取得成功，同时避免昂贵又耗时的返工。

通过“自上而下”的方法将SI推向上游，成功实现能够达到这些数据速率的关键因素之一是在传统的布局后验证步骤中将SI分析起点更多地推向上游。这里有一个错误的概念，在传统的“自下而上”方法中，直到经过详细的PCB布局后才能进行有意义的分析。然而在实际硬件设计环境中并非如此。

通常有一两天的时间，来自各个学科的工程师（机械、热、信号完整性、电源完整性、EMI）可进行最终检查，为最后的layout提供一些改进意见。但是，通常要承受来自项目经理的巨大压力，要在规定的时间段内将Gerbers交给PCB制造商，而组装厂将按序订购元件并接收这些裸板进行装配和测试，软件工程师将会等待硬件进入实验室，以便他们可以测试最新的软件版本。换句话说，在PCB layout初步完成时，供应链依赖性的多米诺骨牌效应将被完全捕获于项目经理的甘特图中，而在这一点上执行详细SI分析的可用时间将很短。通常更可能的是，“运行分析，直到时间耗尽，然后发货”，而不是“运行分析，直到您满意，接口工作正常，然后发货”。

使用合规性工具包的另一个主要好处是能够在预布局阶段使用相关的模板。正如前面所讨论的那样，为可行性权衡建立早期测试平台至关重要。但是在这个阶段通常缺乏一些必要模块的真实模型，有时需要使用“占位符”模型。随自动合规套件提供的模板通常会预先填充实际的拓扑和模型，包括发射器和接收器的SerDes IBIS-AMI模型的规范级模型，并根据该特定标准的规范中描述的参考参数进行构建。这些模板以及与它们相关的模型为您的布局前测试平台开发提供了一个很好的起点，有助于最大限度地减少启动和运行所需的时间，避免设计返工。

两位数的千兆数据速率的串行链路接口有其独特的设计挑战。从预设计阶段开始，自上而下的分析方法可减轻相关风险、并可避免高代价、费时间的重新设计。这项工作的成果是为了确定约束驱动物理布局所需的布线规则。需要特别注意过孔结构来控制插入损耗和回波损耗；将已知良好的过孔结构导入布局的方法至关重要。需要IBIS-AMI模型来表示在这些数据速率下看到的自适应均衡和反向信道功能，并且可以根据需求快速构建规范。 “切割和缝合”（“Cut& stitch”）技术可以运用在需要提取布线后互连提取，在获得全波仿真精度的同时，避免端到端全波3D提取的计算损失。自动合规工具包可促进串行链路设计的成功签收，同时为预布局分析阶段提供有价值的起点。

(素材来源：21IC和ttic和eechina.如涉版权请联系删除。特别感谢）

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