UDN2955W可编程乘积项阵列,乘积项阵列有汜个输入,可以产生而变量的乘积项。一般一个宏单元对应5个乘积项,这样,在逻辑块中共有5×屁个乘积项。例如,XC9500系列的逻辑块中有90个36变量乘积项,MAX7000系列的逻辑块中有80个36变量乘积项。

乘积项分配和宏单元,不同型号的CPLD器件,乘积项分配和宏单元电路结构也不完全相同,但所要实现的功能大体相似。图7.3.3所示为XC9500系列的乘积项分配和宏单元电路。图中S1~S为可编程数据分配器,M1~M5为可编程数据选择器。为简明起见,没有画出它们的可编程选择输入端。

到上一个宏单元来自上一个宏单元,全局置位局复位乘积项配电路,全局时钟部程区内编线,到可连项输出使能要单元,来自下一个宏单元 到下一个宏单元.

图7.3.3 XC9500系列的乘积项分配和宏单元

来自可编程乘积项阵列的5个乘积项,通过数据分配器S1~S5送至宏单元的主或门G4构成与一或式。与此同时,或门G4最上端的输人,可以通过数据分配器S6、S7和或门G3,取自上一个相邻宏单元的乘积项或下一个相邻宏单元的乘积项,从而扩展了乘积项的个数。

宏单元中任何没有用到的乘积项,都可以经过或门Gl与经S6和S7来自相邻宏单元的乘积项由或门G2组合在一起,再经过数据分配器S:送到上一个存储器、复杂可编程器件和现场可编程门阵列.

选择其来源其中,全局输出使能控制信号有多个,不同型号的器件,其数量也不同(XC9500系列中r=4,MAX7000系列中r=6。当oE为低电平时,I/0引脚可用作输入,引脚上的输入信号经过输入缓冲器送至内部可编程连线区。到其他I/o单元

输入缓冲单元,图7.3.5 I/o单元的简化结构图

图7.3.5中D1和D2是钳位二极管,用于I/0引脚的保护。另外,通过编程可以使I/o引脚接上拉电阻或接地,也可以控制输出摆率(转换速率SR),选择快速方式可适应频率较高的信号输出,选择慢速方式则可减小功耗和降低噪声。ycclNT是器件内部逻辑电路的工作电压(也称为核心工作电压①),而ycc的引入,可以使I/0引脚兼容多种电源系统。

CPLD编程简介,通过上一节的介绍可以看出,CPLD的各种逻辑功能的实现,都是由其内部的可编程单元控制的。这些单元大多采用E2PROM或闪烁存储器编程技术。

编程过程就是将编程数据写入这些单元的过程。这一过程也称为下载(Down~load)或酉己置(Configure)。

写人CPLD中的编程数据都是由可编程器件的开发软件自动生成的。用户在开发软仵中输人设计及要求。利用开发软件对设计进行检查、分析和优化,系Core Vdtage的译称。到内部可编程连线区,来自宏单元全局输出使能到其他I/o,存储器、复杂可编程器件和现场可编程阵列.

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