TP2051读写控制WE为高电平,输出缓冲器/灵敏放大器被选通,C中存储的数据通过位线和缓冲器输出(D。再经列选通电路送至最终的输出引脚)。由于读出时会消耗C中的电荷,存储的数据被破坏,故每次读出后,必须及时对读出单元刷新,即此时刷新控制R也为高电平,则读出的数据又经刷新缓冲器和位线对电容器C进行刷新,随视存取存储器.

图7.2.7 动态存储单元及基本操作原理

除了读、写操作可以对存储单元进行刷新外,刷新操作也可以通过只选通行选线来实现。例如,当行选线X为高电平,且WE亦为高电平时,C上的数据经T到达位线B,然后经输入缓冲器对存储单元刷新,此时的刷新是整行刷新。实际上,输出缓冲器和刷新缓冲器环路构成一正反馈,如果位线为高电平,则将位线电平拉向更高。反之则使位线电平降得更低。

由于存储单元电容的容量很小,所以在位线容性负载较大时,C中存储的电荷(C存有1时)可能还未将位线拉至高电平时便耗尽了,由此出现读出错误。为避免出现这种情况,通常在读之前先将位线电平预置为高、低电平的中间值。这样,T导通时,根据电容C存储的是0还是1,会将位线拉向低电平或高电平。位线电平的这种变化经灵敏放大器放大,可以准确得到C所存储的逻辑值。

DRAM的基本结构和操作时序,由于DRAM的集成度很高,存储容量大,因此需要较多的地址线。为减少引线数目,DRAM大都采用行、列地址分时送入的方法。例如,对于一个1M字的存储器,有22°个地址,即有20根地址线。采用行、列地址分时送人时,只需要10根地址线。DRAM的基本结构如图7.2.8所示,其内部设有行.

图7.2.9 DRAM操作定时图,(a)读、写操作 (b)页模式读操作(0E=0) (c)RAs只刷新操作(CAs=7E=1)

Cms先于R/4S有效的刷新操作执行该操作时,CAs首先变为低电平,然后RAS变为低电平。此时,DRAM内部的刷新控制及定时电路,控制刷新计数器连续生成刷新地址进行刷新操作。

一般的DRAM每行刷新的间隔时间为15.6 us(目前也有7.8 us的),典型的刷新操作时间小于100 ns。刷新时间只占刷新周期的0.64%,所以DRAM用于读写操作的时间实际上超过99%。

与SRAM的发展类似,DRAM也有同步DRAM(SDRAM)、双倍数据传输率DRAM(DDR SDRAM)和四倍数据传输率DRAM(QDR SDRAM)。

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