X9572TM输入设计文件,输人设计文件是设计者将所设计的电路或系统以开发软件要求的某种形式表示出来,并送入计算机的过程。通常有原理图输入方式和HDL输人方式两种方法。

原理图输入方式是一种最直接的设计描述方式,设计者直接从开发软件提供的元器件库中调出需要的元器件,并根据逻辑关系将所有的器件连接起来,就可以得到原理图。这种方法的优点是易于实现逻辑电路图的仿真分析,方便观察电路内部的节点信号;缺点是效率低,特别是产品有所改动,需要选用另外一个公司的器件时,就需要重新输入原理图。

HDL输人方式是用文本方式描述设计的,主要有Verilog HDL和VHDL两个IEEE标准。使用这两个标准的HDL之一描述的设计文件能够被当今任何EDA开发软件所支持。而且用语言描述电路时,可以不考虑具体的实现工艺,设计者在系统设计、逻辑验证阶段便可确定方案的可行性,这是当今数字电路设计的一种趋势。

除此之外,设计者通常采用分层次、分模块的设计方法,将层次低的模块用HDL进行设计,而顶层则采用原理图(在Quartus Ⅱ软件中称之为“方块图”)的方式进行设计,这样可以发挥HDL描述方便而原理图方式接口连接关系一目了然的优势。

功能仿真功能仿真没有延时信息,仅对所设计的电路进行逻辑功能验证。仿真前,要利用HDL或波形编辑器等建立输入激励文件,仿真时需要编译设计文件,提取电路的功能网表,仿真结果一般为输出波形和文本形式的报告文件,从中可以观察到各个节点信号的变化情况。若发现错误,则返回去修改逻辑设计文件。

处理设计文件对设计文件的处理包括语法检查和设计规则检查、逻辑综合与化简、逻辑适配、布局与布线等工作,最后产生编程文件。逻辑综合的目的是将各个层次的多个模块化文件合并成为一个网表文件,使层次设计平面化。逻辑化简使整个设计项目所占用的资源最少。

逻辑适配就是将设计的逻辑映射到具体器件相应的逻辑单元中去,换言之,就是用具体器件中给出的逻辑资源去实现设计的逻辑。如果一个设计项目较大,用一片器件无法实现整个逻辑,有的EDA软件会将整个设计划分为多个较小的模块,用同一系列的多片器件去实现整个设计。设计划分可以由软件自动完成,也可以由用户进行控制,目的是使所用器件数目最少,器件之间通信的引出端数目最少。

上述工作完成后,由软件自动完成布局与布线工作,它以最优的方式对逻G件布局,并准确地完成元件之间的连线。

时序仿真时序仿真使用包含延时信息的编译网表,不仅测试逻辑功能,还测试设计的逻辑在目标器件中最差情况下的时序关系,它和器件的实际工作情况基本一致,因此对整个设计项目进行时序仿真,分析其时序关系,评估设计的性能是非常必要的。

器件的编程与测试,在对设计的文件进行处理时,软件会自动产生供编程用的数据文件。对CPLD器件,编程文件为熔丝图文件;而对FPGA器件,编程文件为位流数据文件。对具有在系统编程功能的器件,可以使用相应的编程软件,通过编程电缆直接将编程数据写入到器件中。对没有在系统编程接口的器件,则需要使用专用编程器,才能对器件编程。对器件的编程完成后,需要对器件的功能进行实际测试。

对于熟悉MAX+PLUS Ⅱ的用户,在启动Quartus Ⅱ软件后,选择Tods|Customize…菜单命令,在对话框的Genera1页面选择MAX+PLUS Ⅱ选项,单击Apply按钮后,重新启动Quartus Ⅱ软件,则此时主窗口图形用户界面与MAX+PLUS Ⅱ软件的界面类似。

下面以Ⅴerilog HDL设计十进制计数器为例,从输入设计文件、设计项目的编译、设计项目的仿真验证和器件编程四个方面对Quartus Ⅱ软件的使用进行简单介绍。受篇幅所限,原理图(或称为方块图)输人方式不作介绍,详细使用方法可以参考软件帮助文档。

使用向导建立新工程,并输入设计文件,启动Quartus Ⅱ软件后,从Fne菜单下选择New Project Wizzard,按照提示输人设计项目的路径,项目名称以及顶层模块的名称。然后选择Fne|New...命令,出现图B.2.1所示界面,选择设计文件的输入方式,例如Verilog HDLFile,则会打开输人编辑窗口,输入设计文件后,保存文件。

在上述操作完成后,出现图B.2.2所示的主窗口。窗口结构与一般Win~dows中应用程序的窗口类似,主要由标题信息栏、主菜单栏、图标便捷工具栏、窗口主体以及底部的辅助信息提示栏组成。在窗口主体中,左边的是项目.