Z0109MNT1G第三个模块描述的是具有同步置0功能的D触发器,即置0信号Rd也要在CP脉冲上升沿作用下才起作用。于是,在always语句中@符号之后的“事件控制表达式”中只有一个时钟事件,它表示只有在CP的上升沿到来时,后面的if-else语句才会被执行,此时首先检查Rd信号,如果Rd为逻辑0,则将输出Q置0;否则,将输人D传给输出Q。显然,在该语句块中,置0信号Rd仍具有优先权,只有Rd=1时,才有可能执行Q<=D语句。

用yeorog HDL描述锁存器和触发器,逻辑电路如图题5.4.4所示,已知CP和I的波形,试画出0I和Q2的波形,触发器的初始状态均为0。

逻辑电路如图题所示,已知CP和A的波形,画出触发器Q端的波形,设触发器的初始状态为0。

两相脉冲产生电路如图题5.4.5所示,试画出在CP作用下φl、φ2的波形,并说明φl和φ2的时间关系~各触发器的初始状态为0。

给出了一个下降沿触发的kK触发器模块,它应用了另一种描述方法。根据JK触发器的功能表,它使用多路分支语句case进行描述。这里,将输人变量J、K拼接起来成为一个2位二进制变量({J,K}),它的值可能是二进制数00、01、10、11,case语句后面的4条分支语句正好说明了在时钟信号CP下降沿作用后,触发器的次态。注意,case语句中所列出的各个条件是不存在优先权差别的,这种语句是直接从功能表进行电路描述的常用方法。

例5,5.3

//Functional description of JK~nip~n。p (see Fig・ 5・3,7)

m,odule JK~FF(Q,Qn。t,J,Κ,CP);

output Q,Qnot;

nnput J,K,cP;

reg Q;

assign Qnot = ~ Q ;

always@(negedge CP)

case({J,K})   //Switch based on concatenation of J and K signals

2i b00: Q (= Q;

2’b01: Q <= 1i bO;

2’b10: Q (= 1i b1;

2i b11:Q(=~Q;

endcase

endmodule

在Verilog中,initial语句和always语句的主要区别是什么?

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