TPS2066ADRBRG4信号进行描述,在硬件电路的行为描述中,有时为了仿真的需要,也用inmal语句给寄存器变量赋初值。inmal语句主要是一条面向仿真的过程语句,不能用于逻辑综合,因而本书将不作详细介绍。

always本身是一个无限循环语句,即不停地循环执行其内部的过程语句,直到仿真过程结束。但用它来描述硬件电路的逻辑功能时,通常在always后面紧跟着循环的控制条件,所以always语句的一般用法如下:

always@(事件控制表达式)                                

块内局部变量的定义;

过程赋值语句;

这里,“事件控制表达式”也称为敏感事件表,即等待确定的事件发生或某一特定的条件变为“真”,它是执行后面过程赋值语句的条件。“过程赋值语句”左边的变量必须被定义成寄存器数据类型,右边变量可以是任意数据类型。begin和end将多条过程赋值语句包围起来,组成一个顺序语句块,块内的语句按照排列顺序依次执行,最后一条语句执行完后,执行挂起,然后anways语句处于等待状态,等待下一个事件的发生。注意,当begin和end之间只有一条语句,且没有定义局部变量时,则关键词begin和end可以被省略。

在Verilog中,将逻辑电路中的敏感事件分为两种类型:电平敏感事件和边沿触发事件。在组合电路中,输入信号的变化直接会导致输出信号的变化;时序电路中的锁存器输出在使能信号为高电平时亦随输人电平而变化,波形如

图5.3.1(a)所示。这种对输入信号电平变化的响应称为电平敏感事件。

例如,例4.5.9中的语句

always@ (se1 0r a or b)，说明sel、a或b中任意一个信号的电平发生变化(即有电平敏感事件发生),

后面的过程赋值语句将会执行一次。

而触发器状态的变化仅仅发生在时钟脉冲的上升沿或下降沿,如图5.3∶1(b)、(c)所示波形。Ⅴerilog中分别用关键词posedge(上升沿)和negedge(下降沿)进行说明,这就是边沿敏感事件。例如,语句always@(posedge CP or negedge CR)

说明在时钟信号CP的上升沿到来或在清零信号CR跳变为低电平时,后面的过程语句就会执行。

在always语句内部的过程赋值语句有两种类型:阻塞型赋值语句①和非,系Blocking Assignment statement的译锁存器和触发器.

图题5.2,3所示锁存器的E、R、s端的输人信号波形如图题5,2.4所示,试画出Q和Q端的波形,设初态Q=0

若图5,2,8(a)所示电路的初始状态为0=1,E、s、R端的输人信号如图题5.2.5所示,试画出相应Q和0端的波形。

试用1片八D锁存器74HC373设计一个能锁存2位BCD码信号的锁存电路。

假定三态输出使能端OE=0,锁存器原输出G Q6osQ4=1001(9D),Q3020l O=0100(4D),而输人为D7D6D含D4=1001(9D),D3D2DID()=0101(5D),画出锁存器锁存新数据前、后使锁存器和触发器.

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