PC16550CV-5输入设计文件,输人设计文件是设计者将所设计的电路或系统以开发软件要求的某种形式表示出来,并送入计算机的过程。通常有原理图输入方式和HDL输人方式两种方法。

原理图输入方式是一种最直接的设计描述方式,设计者直接从开发软件提供的元器件库中调出需要的元器件,并根据逻辑关系将所有的器件连接起来,就可以得到原理图。这种方法的优点是易于实现逻辑电路图的仿真分析,方便观察电路内部的节点信号;缺点是效率低,特别是产品有所改动,需要选用另外一个公司的器件时,就需要重新输入原理图。

HDL输人方式是用文本方式描述设计的,主要有Verilog HDL和VHDL两个IEEE标准。使用这两个标准的HDL之一描述的设计文件能够被当今任何EDA开发软件所支持。而且用语言描述电路时,可以不考虑具体的实现工艺,设计者在系统设计、逻辑验证阶段便可确定方案的可行性,这是当今数字电路设计的一种趋势。

除此之外,设计者通常采用分层次、分模块的设计方法,将层次低的模块用HDL进行设计,而顶层则采用原理图(在Quartus Ⅱ软件中称之为“方块图”)的方式进行设计,这样可以发挥HDL描述方便而原理图方式接口连接关系一目了然的优势。

功能仿真没有延时信息,仅对所设计的电路进行逻辑功能验证。仿真前,要利用HDL或波形编辑器等建立输入激励文件,仿真时需要编译设计文件,提取电路的功能网表,仿真结果一般为输出波形和文本形式的报告文件,从中可以观察到各个节点信号的变化情况。若发现错误,则返回去修改逻辑设计文件。

对设计文件的处理包括语法检查和设计规则检查、逻辑综合与化简、逻辑适配、布局与布线等工作,最后产生编程文件。逻辑综合的目的是将各个层次的多个模块化文件合并成为一个网表文件,使层次设计平面化。逻辑化简使整个设计项目所占用的资源最少。

逻辑适配就是将设计的逻辑映射到具体器件相应的逻辑单元中去,换言之,就是用具体器件中给出的逻辑资源去实现设计的逻辑。如果一个设计项目较大,用一片器件无法实现整个逻辑,有的EDA软件会将整个设计划分为多个较小的模块,用同一系列的多片器件去实现整个设计。设计划分可以由软件自动完成,也可以由用户进行控制,目的是使所用器件数目最少,器件之间通信的引出端数目最少。

受篇幅所限,窗口中的菜单功能和使用方法可以参考软件帮助文档,此处不再赘述。

设计项目的编译,Quartus Ⅱ编译器主要完成设计项目的检查和逻辑综合,将项目的最终,附录B Ouarrt's″5.o开发软件简介.

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