UCLAMP0501H.TCT简化为图4.7.10d的形式,其中C=Cb`e+CM1=Cb`e(1+gmRL)Cb`c。

高频响应和上限频率,利用戴维宁定理将图4.7.10d所示的电路进一步变换为图4.7,11所示的形式,其中

vs=rbe/rbb+rbevi=rbe/rbe・rb‖rbe/rs+rb‖rbevs,R=rb e‖(rbb`+Rb‖Rs)

图4.7.11 图4,7.10d的等效电路

这时只有输入回路含有电容元件,它与图4.7.2所示的RC低通电路相似。由此图及vs与ys的关系,可得图4.7.10a所示放大电路的高频源电压增益的表达式为

avsh=vo/vs・vbe/vs・vs/vs=vo/vbeyo`e=v′s -gm yb`eRL

rb`e  Rb‖rbe  ArsH=―1=‘jωCrbeRs+Rb‖rbe  AvsM≈ArsM        (4,7.27)

用Δ♀表示,这里的最大附加相移为一90°,当F=凡时,附加相移Δ♀=-45°。

由式(4,7.30)可画出图4.7.10a所示共射电路的高频响应波特图,如图4.7.12所示。

201glavsh|/dB201gl/7sM|3dB-20dB/十倍频程`H-180°-225°`Hz-45-270°

图4.7.12 图4.7.10a所示电路的高频响应波特图

例4.7.1 设图4.7.10a所示电路在室温(300K)下运行,且BJT的7:EQ=0,6V,rbb`=100Ω,`0=100, ‘’b`c=0,5 pF,y.;=400 MHz;ycc=12Ⅴ,Rbl=100 kΩ, 凡2=16 kΩ, Re=1 kΩ, Rc=RI=5.1 kΩ, Rs=1 kΩ, 试计算该电路的中频源电压增益及上限频率。

解:由电路元件参数求得静态电流为

Rb2=Rbl+R上cQ^上EQ-Re

由式(4,7,13)求得

由式(4.7.12)求得

rb`e=k⊥+`0)若=(1+100)×ui≈2・63 kΩ

由式(4,7.14)求得

gm=O.038S

2π∶2×3.14×400×106 Hz≈15.1 pF

由式(4.7,24b)及(4.7.26b)求得密勒等效电容为

双极结型三极管及放大电路基础

≈1 mACM1=(1+gmRL)Cb`c≈49 pF

由式(4.7.28)求得中频源电压增益为

图4.7,11所示等效电路中,输人回路的等效电阻和等效电容分别为

R=uo|l(rbs.+R;‖R,)≈0・74 kΩ

C=C‘,,+CMl=(15.1+49)pFˉ64.1 PF

自式(4.728)求得上限频率

ui=2πRc=Ξ×314×o74×lOa(冫×64I×lO 9F≈’・°°批nz

增益一带宽积,由上述分析可以看出,影响共射极放大电路上限频率的主要元件及参数是j、w、C蜘和Cm=(1+乱R[〉C忱。因此要提高f※,需选择i、C1.,小而FT高(C蜘小)的BJT,同时应选用内阻凡小的信号源.此外,还必须减小g。R[,

以减小C,.。的密勒效应。然而,自式(4.728)知,减小g蓟Rt必然会使^码班减

小.可见,r:的提高与^”K的增大是相互矛盾的.对于大多数放大电路而言,都有rl∶>)`1,即通频带BⅠ9′=`Ⅱ-yL≈九,因此可以说带宽与增益是互相制约

的。为综合考虑这两方面的性能,弓l出增益一带宽积这一参数,定义为中频增

益与带宽的乘积.对于图4.7,10a所示电路,其增益-带宽积可由式(4.7.28)和(4.7.29)相乘获得,即

|^'si・o|=iR[rbe Rs+Rb‖rbe

2π[厂b`e‖(rbb`+Rb‖R5)][Cb`e+(1+gmRt)cb`c]

当Rb>Rs及Rbrbe时,有

当BJT电路参数如例4.7.1所设时,图4.7.10a所示电路的|A vsM・o|=65×3.36 MHz≈218.4 MHz。式(4.7.31)说明,在BJT及电路参数都选定后,增益一带宽积基本上是个常数,即通带增益要增大多少倍,其带宽就要变窄多少倍。因而选择电路参数时,例如负载电阻RL,必须兼顾|sM|和凡的要求。

低频响应,在低频范围内,BJT的极间电容可视为开路,而电路中的耦合电容、旁路电容的电抗增大,不能再视其为短路。据此可画出图4.7.10a电路的低频小信

o 169放大电路的频率响应.

入触发器而实现同步预置;当PE=1时,右边的与门打开,各D触发器与相应的同或门实现r触发器功能,接收同步计数的控制信号,其工作原理与图6.5.11所示电路相同。

表6.5.6所示是74LVC161的功能表。下面对照逻辑图和功能表,说明它出为高电平,其余均为低电平。

时钟脉冲CP 是计数脉冲输人端,也是芯片内4个触发器的公共时钟输人端。

异步清零CR 当它为低电平时,无论其他输入端是何状态(包括时钟信号cP),都使片内所有触发器状态置0,称为异步清零。CR有优先级最高的控制权。下述各输人信号都是在CR=1时才起作用。

并行置数使能PE 置数控制端。只需在CP上升沿之前保持低电平,数据输入端D3~DO的逻辑值便能在CP上升沿到来后置人片内4个相应触发器中。由于该操作与CP上升沿同步,且D3~DO的数据同时置入计数器,所以称为同步并行预置。为保证数据正确置入,要求PE在CP上升沿之前建立稳定的低电平,其最短提前时间称为建立时间莎sv,它们时序关系如图6,5.14(a)。PE置数操作具有次高优先级,仅低于CR,计数和保持操作时都要求PE=1。

数据输入端DⅣ(D3~DO) 在CP上升沿到来前至少提前砂st将预置数据摆在D3~D。输入端,且PE=0,则CP上升沿到来后,D3~DO便置人触发器。该时序与5.3.4节中所述D触发器相似。CP上升沿对DⅣ的时序要求亦如图6.5.14(a)所示。

计数使能CEP 只要在CP上升沿到来前至少一个建立时间艺sr期间内保持高电平,且CEr=1,cP上升沿就能使计数器进行一次计数操作。它与CP上升沿的时序关系如图6.5.14(b)所示。CEP主要控制本芯片的计数操作。