VI-22B-EV计结果生成器件的下载文件 ,并为模拟和编程产生输出文件。

编译过程说明

使用tools compiler tool 菜单命令，出现quartus 2的编译器窗口，如图Ｂ.2.3所示．该窗口包含了对设计文件处理的全过程．"analysis & synthesis"(分析和综合）模块创建工程项目数据库，对设计文件进行逻辑综合，完成设计逻辑到器件到资源的技术映射．计逻辑到器件资源的技sembler”模块产生多种Ⅱ的“Analysis&辑的性能分析。“EDA Netlist Writer”模块产生用于第三方EDA工具的网表文件及其他输出文件。

开始Analysis&s”姐esis开始Assembler&synlcsis设置器件和引脚选项显示顶层文件器件编程序逼近F1tt∝设置时序设置开始Fittcr，始时序分析图B.2.3．

(2)编译器选项设置，Quartus Ⅱ的编译器窗口，对编译器选项进行设置,可以控制编译过程。Quartus Ⅱ编译器设置选项中,可以指定目标器件，对“Analysis&synthesis”选项和“Fitter”选项等进行设置。所有设置选项均可在该对话框中找到,选择assignments|Setungs。

试用一片74x154译码器和必要的与非门,设计一个乘法器电路,实现2位二进制数相乘,并输出结果。74x154示意图如图．

用逻辑门对74HC42的功能做修改,增加低电平使能输人功能。要求当使能端为高电平时,所有输出为高电平。

七段显示译码电路如图题4.4.14(a)所示,对应图题4.4.14(b)所示输人波形,

试确定显示器显示的字符序列是什么?

数据选择器如图题4,4.15所示,并行输人数据J3J２JI J０=1010,控制端X=0,A1AO的态序分别为00、01、10、11,试画出输出端L的波形。

数据选择器如图题4.4.16所示,当f=0,f=J1=j2=1时,有z=sI+SI so的关系,证明该逻辑表达式的正确性。

应用图题4.4.16所示的电路产生逻辑函数F=s1+sO。

设计一4选1数据选择器。数据输人是f。、J1、r2、r3,数据输出是y,4个控

制信号为s。、sl、s2、S3。要求只当sJ=1时,几与y接通,且由另一控制信号E作为该选择器的使能信号。

画出由反相器、两输人与门和或门实现的逻辑电路。

选择一合适的三态门作为输出级。

试用4选1数据选择器74HC153产生逻辑函数L(A,B,C)=∑m(1,2,6,7)。

74HC151的连接方式，输人波形如图题4.4.20所示,画出输出端

应用74HC151实现如下逻辑函数:

(1) I＝ABC+ABC+⒕BC

(2)z=(AOB)0C

应用已介绍过的中位通道选择信号的控制下,能将的一个输出端,其示意图如图题其功能是在4出端中相对应．