TC427EPA图和寄存器传输语言,用Ⅴerilog HDL描述一个完整的数字系统。数字系统的HDL描述可以在结构级或行为级进行,行为级又可分为寄存器级或算法级。因此,对数字系统的描述可以分为结构级描述、寄存器传输级(RTL)描述和基于算法的行为级描述。

结构级描述是最底层、最详细的描述。它是根据具体物理元件以及它们之间的连接描述系统。这些元件包括门、触发器及选择器、计数器等标准部件。描述过程首先是将系统划分为多个不同功能的模块,然后用HDL描述每个功能模块,最后将所有这些底层模块组合起来构成顶层模块,即完成了整个系统的设计。

寄存器传输级描述是根据寄存器要完成的操作,以及操作的顺序来描述系统。这种类型的描述是用过程语句说明各种操作的关系,不涉及具体硬件电路结构。但是,寄存器传输级描述隐含了寄存器的硬件电路结构,可以用标准部件实现系统。

基于算法的行为级描述是最抽象的。用类似于编程语言中的过程算法形式描述系统的功能,不涉及任何的硬件电路实现。因此,这一层设计的某些描述不能被开发软件综合成具体结构形式。这种行为级描述适合于复杂数字系统的仿真,用来证明设计是否正确。

下面我们将通过实例介绍数字系统的结构级和RTL级描述。

交通灯控制系统的Verilog HDL描述

寄存器传输级描述,交通灯控制系统的传输级HDL描述分为4部分,如例10.4.1所示。第一部分定义了系统的输入、输出、所用的寄存器。其输人信号为时钟CLK、传感器s和复位信号REsET。输出有主干道和支干道信号灯HG、HY、HR及FR、FY、FG。第二部分说明控制单元工作的时序关系。控制寄存器有4个状态,由两个D触发器构成,取不同二进制值表示,Nextstate表示D触发器的输出-Currentstate表示D触发器的输入。第三部分和第四部分说明处理单元中,寄存器的传输操作和输出。

控制单元的HDL描述是根据图10.2.8所示的状态图编写的。用两个a⒈ways语句描述其时序转换过程。第一个always语句说明两个操作过程:异步复位信号RESET使系统进人初态sO,系统状态转换是在时钟CLK的上升沿进行的。第二个always语句是由case多路分支语句描述的逻辑电路,说明由现态到次态的转换条件。例如,现态是SO,如果T1・s=1,则下一个CLK的上升沿转到S1状态。如果T1・S=0,则保持在SO状态。

数字系统设计基础决定。利用1位数值的比较结果,可以列出简化的真值表,如表4,4,14所示。

表4.4.14 2位数值比较器

F1>:=A1B1+(A1B1+A1B1)△0 Bl

=F.1>:1+FA1=:1・FA0)Bo

F1(:=F山(a1+F.1=:】・FA0<20

F4=:=F.1=:1・F^0=:。

根据上式画出逻辑图,如图4.4,27所示。电路利用了1位数值比较器的输出作为中间结果。它所依据的原理是,如果2位数我A。和B1B。的高位不相等,则高位比较结果就是两数比较结果,与低位无关。这时,高位输出F.1=u1=0,使与门G1、G2、G3均封锁,而或门都打开,低位比较结果不能影响或门,高位比较结果则从或门直接输出。如果高位相等,即F九=l=1,使与门G1、G2、G3均打开,同时由于F.1>:1=0和FAl<u】=0作用,或门也打开,低位的比较结果直接送达输出端,即低位的比较结果决定两数谁大、谁小或者相等。

用以上的方法可以构成更多位数值比较器。

集成数值比较器,常用的中规模集成数值比较器有CMOs和TTL的产品。74x85是4位数值比较器,74x682是8位数值比较器。这里主要介绍74HC85。

集成数值比较器74HC85的功能,集成数值比较器74HC85是4位数值比较器,其功能如表4,4.15所示,输人端包括A3~A0与B3~B。,输出端为F^)u、F.(u、FA=￡,以及扩展输人端为r1>u、f^<:和rd=u。扩展输人端与其他数值比较器的输出连接,以便组成位数更多的数值比较器。