VI-27T-IV除了以上5个组成部分外,该器件还有1个系统时钟CLK的输入端(引脚1),1个输出三态控制端0E(引脚11),1个电源‰c端和1个接地端(引脚20和引脚10,图6,7,2中未画出。通常/cc=+5V)。

GAL采用电可擦除的CMOs编程单元,一次编程后可在数秒内用电信号擦除,然后又可以重新编程和配置其结构,并可反复改写。此外,每个GAL内部都附有1 bit保密单元和64 bit电子标签。前者被编程后就禁止对门阵列做读出验证或进一步的编程,以保护电路的知识产权和防止未经允许的改写。保密单元只有在阵列编程被整体擦除后才失去作用。电子标签可供产品制造者记录各种识别信息,例如产品制造商识别码、编程日期、线路形式识别码、产品序列码等,以供用户识别型号相同而编程后功能不同的GAL芯片,以及进行产品的质量跟踪。电子标签记录的信息不受芯片保密位的影响,随时可以读出。

输出逻辑宏单元，GAL的每一个输出端都对应一个输出逻辑宏单元OLMC,其逻辑结构如图6.7.3所示。它在图6.7.1所示电路基础上增加了4个数据选择器MUX和一些门电路,使之能够十分灵活地选择不同的操作方式和功能:选择是否通过触发器输出(0MUX)、选择输出三态缓冲门的控制信号(TSMUX)、选择反馈到与门阵列的信号来源(FMUX)以及选择与阵列的第一乘积项是否作为或门的一个输入项(PTMUX)。

GAL中的0LMC主要由4部分组成:

或门:是一个8输人或门,与其他OLMC中的或门构成了GAL的或门阵列。

异或门:异或门用于控制输出信号和8输人或门输出的相位关系,或门输出和结构控制字中的相位控制位XOR(而)进行异或运算后,输出到D触发器的D端。结构控制字见后述第3条。其中刀表示宏单元对应的J/o引脚号。

上升沿触发的D触发器:寄存或门的输出状态,使GAL适用于时序逻辑电路。

4个数据选择器MUX:

乘积项数据选择器PTMUX,用于控制来自与阵列的第一乘积项。除了0LMC12和0LMC19两个输出逻辑宏单元外,PTMUX的控制信号是结构控制字中控制位AC0和AC1(n)的与非。当ACO・AC1(n)=1时,第一乘积项作为或门的一个输入项。

三态数据选择器TSMUX,用于选择输出三态缓冲器的选通信号。其4个数据输入端受ACO和AC1(・)的控制,可分别选择ycc、地、外部输人0E或内部与阵列的第一乘积项作为输出三态缓冲器的控制信号,如表6.7.1所示。

列这样的RAM块,分布在垂直方向的边沿(如图7.4.4)。每个RAM块与4个CLB等高,每列与整个芯片等高。每个RAM块工作在全同步双口方式下。每个口有独立的读写控制信号,且可编程配置成不同字×位的结构形式。在密度更高的FPGA中,有更多列的RAM块,详细内容可以参见厂商器件数据手册。

输入/输出模块lOB，IOB是FPGA外部封装引脚和内部逻辑间的接口。每个IOB对应一个封装引脚,通过对IOB编程,可将引脚分别定义为输入、输出和双向功能。IOB的简化原理图如图7.4.8所示。图中的Ⅴcc。和ⅤREF引脚与其他IOB共用。IOB中有输人和输出两条信号通路。当I/0引脚用作输出时,内部逻辑信号由@端进人IOB模块,由可编程数据选择器确定是直接送输出缓冲器还是经过D触发器寄存后再送输出缓冲器。输出缓冲器使能控制信号r可以直接控制输出缓冲器,也可以通过触发器TFF后再控制输出缓冲器。当I/0引脚用作输入时,引脚上的输人信号经过输入缓冲器,可以直接由J进人内部逻辑电路,也可以经触发器IFF寄存后由四输人到内部逻辑电路中。没有用到的引脚被预置为高阻态。

可编程延时电路可以控制输入信号进人的时机,保证内部逻辑电路协调工．